半导体结构制造技术

半导体结构包括：半导体基板，具有主动区域；场效元件，设置在半导体基板上，场效元件包括具有在第一方向中定向的伸长形状的栅极堆叠；第一金属层，设置在栅极堆叠上方，第一金属层包括在与第一方向正交的第二方向中定向的第一金属线；第二金属层，设置在第一金属层上方，第二金属层包括在第一方向中定向的第二金属线；以及第三金属层，设置在第二金属层上方，第三金属层包括在第二方向中定向的第三金属线。第一、第二及第三金属线分别具有第一厚度T1、第二厚度T2、及第三厚度T3。第二厚度大于第一厚度及第三厚度。

Semiconductor structure

【技术实现步骤摘要】
半导体结构
本揭示是有关于半导体装置。
技术介绍
在半导体制程发展中，通常在较低位准的金属层(诸如第一或第二位准的金属层)处需要晶圆验收测试(WAT)具有关于元件效能及制程范围的快速反馈。然而，当技术及金属节距持续按比例减小至进阶的技术节点中的较小特征大小时，这将面临测试坚固性问题。由此，需要金属厚度(深度)更薄以维持金属沟槽深宽比(深度/宽度)在形成对应金属层期间具有针对各种制造制程(诸如蚀刻及金属沉积)的足够制程范围。例如，在此金属层中通过镶嵌制程形成金属线期间，当金属层厚时蚀刻层间介电材料以形成具有高深宽比的沟槽及通孔具有挑战。此外，在具有高深宽比的沟槽及通孔中沉积金属具有挑战。在另一方面，较薄的金属层容易导致归因于各种因素(诸如高接触电阻或开路、或经由测试垫的探针打孔)的WAT测试失败。较薄金属层亦与较低位准的金属测试需求冲突。堆积密度在将半导体按比例减小至小的特征大小时亦具有挑战。例如，逻辑电路包括各种逻辑栅极，诸如反相器、NAND栅极、AND栅极、NOR栅极及正反器。在深次微米集成电路技术中，逻辑电路进展到针对较高堆积密度的较小特征大小。然而，逻辑电路的现有结构仍具有待针对其效能改良的各种态样及进一步增强的堆叠密度。由此期望具有用于解决上文关于增加的堆积密度的问题的集成电路设计及结构以及其制造方法。
技术实现思路
本揭示的一个态样涉及一种半导体结构，包括：半导体基板，具有主动区域；多个场效元件，设置在半导体基板上，其中场效元件包括具有在第一方向中定向的伸长形状的栅极堆叠；第一金属层，设置在栅极堆叠上方，其中第一金属层包括在与第一方向正交的第二方向中定向的多个第一金属线；第二金属层，设置在第一金属层上方，其中第二金属层包括在第一方向中定向的多个第二金属线；以及第三金属层，设置在第二金属层上方，其中第三金属层包括在第二方向中定向的多个第三金属线。第一金属线具有第一厚度T1，第二金属线具有第二厚度T2，且第三金属线具有第三厚度T3。第二厚度大于第一厚度及第三厚度。附图说明当结合随附附图阅读时，自以下详细描述将很好地理解本揭示的态样。应当强调，根据工业中的标准实务，各个特征并非按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小各个特征的尺寸。图1是在一个实施例中根据本揭示的各个态样构造的半导体结构的剖视图；图2是根据一些实施例的在图1的半导体结构中的互连栅极及金属线的俯视图；图3、图4及图5是根据一些实施例的在图1的半导体结构中的栅极的剖视图；图6是根据一些实施例的在图1的半导体结构中的触点的剖视图；图7及图8是根据一些实施例的在图1的半导体结构中的通孔特征的剖视图；图9是根据一些实施例构造的栅极堆叠及第二金属线的俯视图；图10是根据一些实施例的具有至少六个金属层的半导体结构的剖视图；图11A、图11B及图11C是根据一些实施例的在各个阶段处的具有反相器、逻辑NAND栅极单元及逻辑NOR栅极单元的半导体结构的俯视图；图12是根据一些实施例的反相器、逻辑NAND栅极及逻辑NOR栅极单元的示意图；图13是根据一些实施例的具有反相器、逻辑NAND栅极单元及逻辑NOR栅极单元的半导体结构的俯视图；图14是根据一些实施例的具有反相器的半导体结构的俯视图；图15是根据一些实施例的具有标准电路单元的阵列的半导体结构的俯视图；图16是根据一些实施例的正反器单元的示意图；图17是根据一些实施例构造的图1的半导体结构的部分剖视图。具体实施方式应理解，以下揭示提供了众多不同的实施例或实例，以用于实现各个实施例的不同特征。下文描述部件及排列的特定实例以简化本揭示。当然，这些仅为实例且并不意欲为限制性。另外，本揭示可在各个实例中重复元件符号及/或字母。此重复是出于简单及清晰的目的且本身并不指示所论述的各个实施例及/或配置之间的关系。图1是在一个实施例中根据本揭示的各个态样构造的半导体结构100的剖视图。在一些实施例中，半导体结构100在鳍式主动区域上形成，并且包括鳍式场效晶体管(FinFET)。在一些实施例中，半导体结构100在平坦的鳍式主动区域上形成，并且包括效应晶体管(FET)。在各个实施例中，半导体结构100包括待整合并重复地用于集成电路设计的一或多个标准单元。彼等标准单元可包括各种基本电路元件，诸如反相器、NAND、NOR、AND、OR、及正反器，其等在针对应用的数字电路设计中得到风行，诸如中央处理单元(CPU)、图形处理单元(GPU)、及晶片上系统(SOC)的晶片设计。在本实施例中，半导体结构100包括以虚线101界定的标准单元。半导体结构100包括半导体基板102。半导体基板102包括硅。或者，基板102可包括：元素半导体，诸如以晶体结构的硅或锗；化合物半导体，诸如锗硅、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟；或其组合。可能的基板102亦包括绝缘体上硅(SOI)基板。SOI基板使用由氧布植(SIMOX)分离、晶圆结合、及/或其他适宜方法来制造。基板102亦包括各种隔离特征，诸如在基板102上形成并在基板102上界定各个主动区域(诸如主动区域106)的隔离特征104。隔离特征104采用隔离技术，诸如浅沟槽隔离(STI)，以界定并电气隔离各个主动区域。隔离特征104包括氧化硅、氮化硅、氮氧化硅、其他适宜的介电材料、或其组合。隔离特征104通过任何适宜的制程形成。作为一个实例，形成STI特征包括用于暴露基板的一部分的微影制程，在基板的已暴露部分中蚀刻沟槽(例如，通过使用干式蚀刻及/或湿式蚀刻)、利用一或多种介电材料填充沟槽(例如，通过使用化学气相沉积制程)、以及平坦化基板并通过研磨制程(诸如化学机械研磨(CMP)制程)移除介电材料的过量部分。在一些实例中，所填充的沟槽可具有多层结构，诸如热氧化物衬垫层及氮化硅或氧化硅的填充层(多个填充层)。主动区域106是具有半导体表面的区域，其中各个掺杂的特征经形成并配置为一或多个元件，诸如二极管、晶体管、及/或其他适宜元件。主动区域可包括与基板102的主体半导体材料的材料(诸如硅)类似的半导体材料或不同的半导体材料，诸如锗硅(SiGe)、碳化硅(SiC)、或在基板102上通过磊晶生长形成的多个半导体材料层(诸如替代硅及锗硅层)，以用于效能增强，诸如用以增加载流子迁移率的应变效应。在一些实施例中，主动区域106是三维的，诸如在隔离特征104之上延伸的鳍式主动区域。鳍式主动区域从基板102突出并具有用于在通道与FET的栅电极之间更有效耦接的三维轮廓。鳍式主动区域106可通过选择性蚀刻以凹陷隔离特征104或选择性磊晶生长以利用与基板102的半导体相同或不同的半导体生长主动区域、或其组合来形成。半导体基板102进一步包括各种掺杂的特征，诸如经配置以形成各种元件或元件的部件(诸如场效晶体管的源极及漏极特征)的n型掺杂阱、p型掺杂阱、源极及漏极特征、其他掺杂特征、或其组合。半导体结构100包括在半导体基板102上形成的各种IC元件108。IC元件包括鳍式场效晶体管(FinFET)、二极管、双极晶体管、成像感测器、电阻器、电容器、电感器、记忆体单元、或其组合。在图1中，示例性FET仅出于说明目的而提供。半导体结构100进一步包括具有在第一方向(X方向)中定向的伸长本文档来自技高网...

【技术保护点】
1.一种半导体结构，其特征在于，其包含：一半导体基板，具有主动区域；多个场效元件，设置在该半导体基板上，其中所述多个场效元件包括具有在一第一方向中定向的伸长形状的栅极堆叠；一第一金属层，设置在所述栅极堆叠上方，其中该第一金属层包括在与该第一方向正交的一第二方向中定向的多个第一金属线；一第二金属层，设置在该第一金属层上方，其中该第二金属层包括在该第一方向中定向的多个第二金属线；以及一第三金属层，设置在该第二金属层上方，其中该第三金属层包括在该第二方向中定向的多个第三金属线，其中所述多个第一金属线具有一第一厚度T1，所述多个第二金属线具有一第二厚度T2，并且所述多个第三金属线具有一第三厚度T3，并且其中该第二厚度大于该第一厚度及该第三厚度。

【技术特征摘要】
2017.12.28 US 62/611,037;2018.04.27 US 15/964,2161.一种半导体结构，其特征在于，其包含：一半导体基板，具有主动区域；多个场效元件，设置在该半导体基板上，其中所述多个场效元件包括具有在一第一方向中定向的伸长形状的栅极堆叠；一第一金属层，设置在所述栅极堆叠上方，其中该第一金属...

【专利技术属性】
技术研发人员：廖忠志，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71