一种通用时序生成装置制造方法及图纸

本实用新型专利技术提供一种通用时序生成装置，其特征在于，包括：总线背板，设置在所述总线背板上的CPU卡、与所述CPU卡电连接的接口装置。本实用新型专利技术所述的通用时序生成装置，可免去大量的FPGA程序编写、可靠性高、故障率低。

A Universal Sequence Generator

【技术实现步骤摘要】
一种通用时序生成装置
本技术属于仿真测试装置
，具体涉及一种通用时序生成装置。
技术介绍
时序生成装置在测试系统、开发芯片、集成电路中有着广泛的应用，时序生成装置主要由时钟源、环形脉冲发生器、节拍脉冲发生器和读写时序译码逻辑、启停控制逻辑等部分组成。大部分的读写时序译码逻辑、启停控制逻辑通过FPGA编程实现，这样的方式普遍存在以下缺陷：(1)每种时序都需要单独编写FPGA程序，编程的工作量大；(2)当电气控制单元、地面测试设备等变化时，需要重新编写FPGA程序，可继承性差；(3)由于具备有活动部件的原因，时序生成装置的插卡部件故障率高，因此可靠性差。鉴于此，目前亟待提出一种可免去大量的FPGA程序编写、可靠性高、故障率低的通用的时序生成装置。
技术实现思路
为此，本技术所要解决的技术问题是提供一种可免去大量的FPGA程序编写、可靠性高、故障率低的通用的时序生成装置。本技术的通用时序生成装置，包括：总线背板，设置在所述总线背板上的CPU卡、与所述CPU卡电连接的接口装置；所述接口装置包括FPGA模块、DSP模块、接口驱动模块及信号接口端；其中，所述FPGA模块与所述CPU卡电连接；所述D本文档来自技高网...

【技术保护点】
1.一种通用时序生成装置，其特征在于，包括：总线背板，设置在所述总线背板上的CPU卡、与所述CPU卡电连接的接口装置；所述接口装置包括FPGA模块、DSP模块、接口驱动模块及信号接口端；其中，所述FPGA模块与所述CPU卡电连接；所述DSP模块与所述CPU卡电连接，且与所述FPGA模块电连接；所述接口驱动模块与所述FPGA模块电连接；所述信号接口端与所述接口驱动模块电连接。

【技术特征摘要】
1.一种通用时序生成装置，其特征在于，包括：总线背板，设置在所述总线背板上的CPU卡、与所述CPU卡电连接的接口装置；所述接口装置包括FPGA模块、DSP模块、接口驱动模块及信号接口端；其中，所述FPGA模块与所述CPU卡电连接；所述DSP模块与所述CPU卡电连接，且与所述FPGA模块电连接；所述接口驱动模块与所述FPGA模块电连接；所述信号接口端与所述接口驱动模块电连接。2.根据权利要求1所述的通用时序生成装置，其特征在于，所述信号接口端包括FC-AE端口、AFDX端口、1394端口、CAN端口、1553B端口、429端口、UART端口、ADC端口、DAC端口、422端口、485端口。3.根据权利要求2所述的通用时序生成装置，其特征在于，所述FC-AE端口、AFDX端口、1394端口、CAN端口、1553B端口、429端口、UART端口、ADC端口、DAC端口、422端口、485端口为两...

【专利技术属性】
技术研发人员：谢堂尧，
申请(专利权)人：北京航诚达科技发展有限公司，
类型：新型
国别省市：北京,11