具有垂直串驱动器瓦片架构的分布式块选择的存储器装置制造方法及图纸

本发明专利技术揭示具有垂直串驱动器瓦片架构的分布式块选择的存储器装置。所述存储器装置可包含具有多个瓦片对的第一平面，其中所述第一平面的所述瓦片对中的至少一些包含分布式块选择电路及页缓冲电路。另一存储器装置可包含存储器阵列及阵列下CMOS区。至少一些瓦片区可包含遍及所述CUA区分布的块选择电路的总量的部分、位于所述存储器阵列外部的垂直串驱动器及与所述存储器阵列耦合的页缓冲电路。另一存储器装置可包含第一瓦片对，所述第一瓦片对包含第一瓦片、第二瓦片、介于所述第一瓦片与所述第二瓦片之间的第一垂直串驱动器、占大于所述第一瓦片对的区域的50％的第一页缓冲区及分布式块选择电路的第一部分。

Distributed Block Selection Memory Device with Vertical Series Driver Tile Architecture

The invention discloses a memory device with a distributed block selection of a vertical serial driver tile structure. The memory device may include a first plane with multiple tile pairs, in which at least some of the tile pairs in the first plane contain distributed block selection circuits and page buffer circuits. Another memory device may include a memory array and a CMOS area under the array. At least some tile areas may include a portion of the total number of block selection circuits distributed throughout the CUA area, a vertical serial driver located outside the memory array, and a page buffer circuit coupled with the memory array. Another memory device may include a first tile pair, a first tile pair containing a first tile, a second tile, a first vertical serial driver between the first tile and the second tile, a first page buffer greater than 50% of the area of the first tile pair, and a first part of a distributed block selection circuit.

【技术实现步骤摘要】
具有垂直串驱动器瓦片架构的分布式块选择的存储器装置优先权主张本申请案主张2017年11月17日提出申请的标题为“具有垂直串驱动器瓦片架构的分布式块选择的存储器装置(MemoryDeviceswithDistributedBlockSelectforaVerticalStringDriverTileArchitecture)”的序列号为15/816,484的美国专利申请案的申请日期的权益。
在各种实施例中，本专利技术一般来说涉及存储器装置架构的领域。更特定来说，本专利技术涉及具有具分布式块选择电路的瓦片架构的存储器装置的设计及制作。
技术介绍
例如用于NAND或NOR存储器中的存储器装置的存储器块可包括共享同一组存取线的存储器单元串的群组。存储器块可分组成一或多个页(也称为“瓦片”)，且每一页可包括与串的群组中的每一者的相应层的至少一部分对应的存储器单元。图1是包含瓦片群组100的存储器装置的一部分的常规架构的简化示意图，瓦片群组100包含第一瓦片105A及第二瓦片105B。在此常规架构中，第一瓦片105A与第二瓦片105B沿Y方向彼此偏移，垂直串驱动器电路125介于第一瓦片105A与第二瓦片105B之间。图1中所展示的瓦片群组100的一部分是位于存储器阵列下的阵列下CMOS(CUA)空间的部分。因此，瓦片群组105A、105B耦合到存储器阵列，未展示所述存储器阵列以便不使图模糊。每一瓦片105A、105B包含通过块选择线122耦合到垂直串驱动器电路125的块选择电路120，垂直串驱动器电路125又耦合到存取线(例如，字线)，所述存取线耦合到存储器阵列。耦合块选择电路120与垂直串驱动器电路125的块选择线122为了简化起见被展示为单个线，然而，应理解，块选择线122包含多个线，但为了简化起见而展示单个线。每一瓦片105A、105B可进一步包含可用于存储器阵列的包含于CUA空间内可为有益的额外电路130(例如外围电路)及/或其它支持电路(例如，电荷泵、控制器等)的空间。在常规架构布局中，大约一半(50％)的空间由页缓冲器110占据，这部分地因为块选择电路120的配置。因此，页缓冲器110的配置的灵活性可受限。块选择电路120服务于瓦片群组100且分裂于第一瓦片105A与第二瓦片105B之间但位于垂直串驱动器电路125的相对端上以便耦合到其不同部分。图2是瓦片群组的常规架构的简化示意图，所述瓦片群组包含具有多个瓦片群组(例如，105A及105B)的多个平面108A、108B。特定来说，第一平面108A包含瓦片105A到105H且第二平面108B包含瓦片105I到105P。在此常规架构中，图1中所展示的瓦片群组经复制以形成平面108A、108B。如同图1，每一瓦片群组包含分裂于瓦片群组的两个瓦片之间的块选择电路120。因此，每一瓦片105A到105P可具有占据大约50％的瓦片空间的页缓冲器110，且任何额外电路130的放置可固定到瓦片的另一半上的未被块选择电路120占据的剩余区域。图3是瓦片群组的常规架构的简化示意图，所述瓦片群组包含具有多个瓦片群组(例如，瓦片105A、105B)的多个平面108A、108B。页缓冲器110的布局可类似于图2的布局；然而，为第一瓦片群组(例如，瓦片105A、105B)的部分的块选择电路120可包含延伸到其相应平面108A、108B的其它垂直串驱动器电路125的块选择线122。举例来说，块选择电路120的位于第一瓦片105A内的部分可耦合到与瓦片对105C/105D、105E、105F等相关联的垂直串驱动器。因此，块选择电路120可为其平面中的每一瓦片提供全局支持。虽然如此做可通过减少块选择电路120而为额外电路130释放空间，但页缓冲器110仍可由于全局块选择电路120的配置而占据大约50％的可用瓦片空间。
技术实现思路
一种存储器装置包括具有多个瓦片对的第一平面，其中所述第一平面的所述瓦片对中的至少一些包含分布式块选择电路及页缓冲电路。一种存储器装置包括第一瓦片对，所述第一瓦片对包含第一瓦片、第二瓦片、介于所述第一瓦片与所述第二瓦片之间的第一垂直串驱动器、占大于所述第一瓦片对的区域的50％的第一页缓冲区及分布式块选择电路的第一部分。所述存储器装置进一步包括第二瓦片对，所述第二瓦片对包含第三瓦片、第四瓦片、介于所述第三瓦片与所述第四瓦片之间的第二垂直串驱动器、占大于所述第二瓦片对的区域的50％的第二页缓冲区及分布式块选择电路的第二部分。所述分布式块选择电路的所述第一部分及所述第二部分各自耦合到所述第一垂直串驱动器及所述第二垂直串驱动器。一种存储器装置具有瓦片架构。所述存储器装置包含存储器阵列及阵列下CMOS(CUA)区。所述CUA区包含：至少一些瓦片区，其包含遍及所述CUA区分布的块选择电路的总量的部分；垂直串驱动器，其位于所述存储器阵列外部且与所述块选择电路的位于不同瓦片区内的多个部分耦合；及页缓冲电路，其与所述存储器阵列耦合。附图说明本文中所呈现的图解说明并不意在为任何特定组件、结构、装置或系统的实际视图，而仅仅为用于描述本专利技术的实施例的表示。图1是包含瓦片群组的存储器装置的一部分的常规架构的简化示意图。图2及3是瓦片群组的各种常规架构的简化示意图，所述瓦片群组包含具有多个瓦片群组的多个平面。图4是根据本专利技术的实施例的存储器装置的框图。图5是存储器装置的存储器块的一部分的示意图。图6是根据本专利技术的实施例的存储器块的一部分的简化框图。图7及8是根据本专利技术的实施例的瓦片群组的各种架构的简化示意图，所述瓦片群组包含具有具分布式块选择电路的多个瓦片群组的多个平面。具体实施方式还揭示存储器装置、存储器结构、存储器单元、包含此类存储器单元的阵列，及包含此类阵列的其它半导体装置、包含此类阵列的系统，以及用于制作及使用此类存储器结构的方法。本专利技术的实施例包含各种不同存储器单元(例如，易失性存储器、非易失性存储器)及/或晶体管配置。非限制性实例包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、快闪存储器、电阻式随机存取存储器(ReRAM)、导电桥式随机存取存储器(导电桥式RAM)，磁阻式随机存取存储器(MRAM)、相变材料(PCM)存储器、相变随机存取存储器(PCRAM)、自旋扭矩转移随机存取存储器(STTRAM)，基于氧空位的存储器，可编程导体存储器、铁电随机存取存储器(FE-RAM)、参考场效应晶体管(RE-FET)等。一些存储器装置包含具有存储器单元的存储器阵列，所述存储器阵列可为二维(2D)以便展现存储器单元的单个层面(例如，单个层、单个层级)，或可为三维(3D)以便展现存储器单元的多个层面(例如，多个层级、多个层)。块选择装置可用于选择3D存储器阵列的存储器单元的特定块。尽管为便于理解，本文中所论述的各种实施例使用与单个位存储器存储概念有关的实例，但专利技术性主题也可应用于众多多个位方案。举例来说，存储器单元中的每一者可编程到用以表示(举例来说)小数位的值、单个位的值或多个位(例如两个、三个、四个或更多数目个位)的值的至少两个数据状态中的不同一者。举例来说，存储器单元可编程到用以表示呈单个位的二进制值“0”或本文档来自技高网...

【技术保护点】
1.一种具有瓦片架构的存储器装置，所述存储器装置包括：第一平面，其具有多个瓦片对，其中所述第一平面的所述瓦片对中的至少一些包含分布式块选择电路及页缓冲电路。

【技术特征摘要】
2017.11.17 US 15/816,4841.一种具有瓦片架构的存储器装置，所述存储器装置包括：第一平面，其具有多个瓦片对，其中所述第一平面的所述瓦片对中的至少一些包含分布式块选择电路及页缓冲电路。2.根据权利要求1所述的存储器装置，其中所述块选择电路是跨越所述第一平面中的所有瓦片分布。3.根据权利要求2所述的存储器装置，其中所述块选择电路是跨越所述第一平面中的所有瓦片均匀地分布。4.根据权利要求2所述的存储器装置，其中所述块选择电路是跨越所述第一平面中的所述瓦片非均匀地分布。5.根据权利要求1所述的存储器装置，其中所述块选择电路是仅跨越所述第一平面中的所述瓦片的子组分布。6.根据权利要求1所述的存储器装置，其进一步包括具有多个瓦片对的第二平面。7.根据权利要求1所述的存储器装置，其进一步包括包含所述第一平面的阵列下CMOS区。8.根据权利要求7所述的存储器装置，其进一步包括与所述阵列下CMOS区耦合的存储器阵列。9.根据权利要求8所述的存储器装置，其中所述存储器阵列是三维存储器阵列。10.一种具有瓦片架构的存储器装置，所述存储器装置包括：第一瓦片对，其包含第一瓦片、第二瓦片、介于所述第一瓦片与所述第二瓦片之间的第一垂直串驱动器、占大于所述第一瓦片对的区域的50％的第一页缓冲区及分布式块选择电路的第一部分；及第二瓦片对，其包含第三瓦片、第四瓦片及介于所述第三瓦片与所述第四瓦片之间的第二垂直串驱动器、占大于所述第二瓦片对的区域的50％的第二页缓冲区以及分布式块选择电路的第二部分，其中所述分布式块选择电路的所述第一部分及所述第二部分各自耦合到所述第一垂直串驱动器及所述第二垂直串驱动器。11.根据权利要求10所述的存储器装置，其进一步包括耦合到所述第一及第二页缓冲区以及所述分布式块选择电路的存储器阵列。12.根据...

【专利技术属性】
技术研发人员：E·N·李，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国,US