记忆体控制器制造技术

一种记忆体控制器，用来调整一输出端的阻抗匹配，并透过该输出端输出控制一记忆体的一控制讯号。该记忆体控制器包含一第一驱动及阻抗匹配电路、一第二驱动及阻抗匹配电路以及一逻辑电路。该逻辑电路耦接于该第一驱动及阻抗匹配电路及该第二驱动及阻抗匹配电路，用来设定该第一驱动及阻抗匹配电路的一第一阻抗及一第一驱动能力、设定该第二驱动及阻抗匹配电路的一第二阻抗及一第二驱动能力，以及致能该第一驱动及阻抗匹配电路以使该控制讯号具有一第一准位或致能该第二驱动及阻抗匹配电路以使该控制讯号具有不同于该第一准位的一第二准位。

memory controller

A memory controller is used to adjust the impedance matching of an output terminal and output a control signal to control a memory through the output terminal. The memory controller consists of a first drive and impedance matching circuit, a second drive and impedance matching circuit and a logic circuit. The logic circuit is coupled to the first drive and impedance matching circuit and the second drive and impedance matching circuit to set a first impedance and a first drive capability of the first drive and impedance matching circuit, a second impedance and a second drive capability of the second drive and impedance matching circuit, and to enable the first drive and impedance matching circuit to enable the control communication. The signal has a first quasi-bit or enabling the second drive and impedance matching circuit so that the control signal has a second quasi-bit different from the first quasi-bit.

【技术实现步骤摘要】
记忆体控制器
本专利技术是关于记忆体，尤其是关于记忆体控制器。
技术介绍
在同步动态随机存取记忆体(SynchronousDynamicRandomAccessMemory,SDRAM)的内部，有一些接脚设有终端电阻(例如资料触发讯号(DataStrobeSignal)接脚)，有一些接脚则没有设置终端电阻。对该些没有设置终端电阻的接脚来说，为了降低讯号反射及满足规格书中对讯号的过冲(overshoot)与下冲(undershoot)的要求，需要在印刷电路板(printedcircuitboard,PCB)上设置匹配电阻及/或限制印刷电路板上的绕线长度(windinglength)。然而，在印刷电路板上设置匹配电阻会增加成本、印刷电路板的面积以及线路布局的困难度，而限制印刷电路板上的绕线长度也会增加线路布局的困难度。因此，如何缩小印刷电路板的面积、降低成本并同时满足规格书的要求成为同步动态随机存取记忆体的电路设计的一项重要课题。
技术实现思路
鉴于先前技术的不足，本专利技术的一目的在于提供一种记忆体控制器。本专利技术揭露一种记忆体控制器，用来调整一输出端的阻抗匹配，并透过该输出端输出控制一记忆体的一控制讯号。该记忆体控制器包含一第一驱动及阻抗匹配电路、一第二驱动及阻抗匹配电路以及一逻辑电路。该第一驱动及阻抗匹配电路耦接于一第一电压与该输出端之间。该第二驱动及阻抗匹配电路耦接于一第二电压与该输出端之间，且该第二电压不等于该第一电压。该逻辑电路耦接于该第一驱动及阻抗匹配电路及该第二驱动及阻抗匹配电路，用来设定该第一驱动及阻抗匹配电路的一第一阻抗及一第一驱动能力、设定该第二驱动及阻抗匹配电路的一第二阻抗及一第二驱动能力，以及致能该第一驱动及阻抗匹配电路以使该控制讯号具有一第一准位或致能该第二驱动及阻抗匹配电路以使该控制讯号具有不同于该第一准位的一第二准位。本专利技术另揭露一种记忆体控制器，用来调整一输出端的阻抗匹配，并透过该输出端输出控制一记忆体的一控制讯号。该记忆体控制器包含一第一驱动电路、一第二驱动电路、一阻抗匹配电路以及一逻辑电路。该第一驱动电路耦接于一第一电压与该输出端之间。该第二驱动电路耦接于一第二电压与该输出端之间，且该第二电压不等于该第一电压。该阻抗匹配电路耦接于该第一电压与该输出端之间或耦接于该第二电压与该输出端之间。该逻辑电路耦接于该第一驱动电路、该第二驱动电路及该阻抗匹配电路，用来设定该第一驱动电路的一第一驱动能力、该第二驱动电路的一第二驱动能力、及该阻抗匹配电路的阻抗，以及致能该第一驱动电路以使该控制讯号具有一第一准位或致能该第二驱动电路以使该控制讯号具有不同于该第一准位的一第二准位。本专利技术的记忆体控制器具有阻抗匹配的功能。当使用本专利技术的记忆体控制器时，无需于电路板上设置额外的匹配电阻，亦无需限制印刷电路板上的绕线长度。相较于传统技术，本专利技术使电路的实作更为容易，且具有缩小印刷电路板的面积、降低成本并同时满足规格书的要求等优点。有关本专利技术的特征、实作与功效，兹配合图式作实施例详细说明如下。附图说明图1为本专利技术记忆体控制器的一实施例的功能方块图；图2为本专利技术驱动及阻抗匹配电路的一实施例的电路图；图3为本专利技术驱动及阻抗匹配电路以金氧半场效电晶体实作的一实施例的详细电路图；图4为本专利技术驱动及阻抗匹配电路以金氧半场效电晶体实作的另一实施例的详细电路图；以及图5为本专利技术驱动及阻抗匹配电路以金氧半场效电晶体实作的另一实施例的详细电路图。【符号说明】100记忆体控制器110逻辑电路112暂存器120、130驱动及阻抗匹配电路140输出端124、134驱动电路128、138阻抗匹配电路具体实施方式以下说明内容的技术用语是参照本
的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。本专利技术的揭露内容包含记忆体控制器。由于本专利技术的记忆体控制器所包含的部分元件单独而言可能为已知元件，因此在不影响该装置专利技术的充分揭露及可实施性的前提下，以下说明对于已知元件的细节将予以节略。图1是本专利技术记忆体控制器的一实施例的功能方块图。记忆体控制器100包含逻辑电路110、驱动及阻抗匹配电路120、驱动及阻抗匹配电路130以及输出端140。记忆体控制器100可以透过输出端140输出控制讯号以控制同步动态随机存取记忆体或其他种类的记忆体。驱动及阻抗匹配电路120及驱动及阻抗匹配电路130串接于电压VDDQ及电压VSSQ之间，且电压VDDQ不等于电压VSSQ。在一些实施例中，电压VDDQ可以是电路的正电压源，电压VSSQ可以是电路的负电压源或接地。逻辑电路110接收记忆体存取讯号或设定讯号后，将对应该记忆体存取讯号或该设定讯号的控制值暂存至其内部的暂存器112中。记忆体存取讯号可以来自于采用记忆体控制器100的电子装置的处理单元(例如中央处理单元、微控制器、微处理器等)，而设定讯号亦可以来自该处理单元，或是来自其他的设定电路。逻辑电路110根据对应于记忆体存取讯号的控制值致能(enable)驱动及阻抗匹配电路120及/或驱动及阻抗匹配电路130。当驱动及阻抗匹配电路120被致能时，驱动及阻抗匹配电路120将输出端140的讯号准位拉高(pull-up)。当驱动及阻抗匹配电路130被致能时，驱动及阻抗匹配电路130将输出端140的讯号准位拉低(pull-down)。在一些实施例中，逻辑电路110可同时或不同时致能阻抗匹配电路120及驱动及阻抗匹配电路130。逻辑电路110根据对应于设定讯号的控制值控制驱动及阻抗匹配电路120与驱动及阻抗匹配电路130的阻抗及/或驱动能力。图2为本专利技术驱动及阻抗匹配电路的一实施例的电路图。驱动及阻抗匹配电路120包含驱动电路124及阻抗匹配电路128；驱动及阻抗匹配电路130包含驱动电路134及阻抗匹配电路138。驱动电路124及驱动电路134各包含至少一个驱动单元。阻抗匹配电路128及阻抗匹配电路138各包含至少一个阻抗匹配单元。四个控制值SDp、STp、SDn以及STn对应于设定讯号。控制值SDp控制驱动电路124中驱动单元的并联个数，控制值STp控制阻抗匹配电路128中阻抗匹配单元的并联个数，控制值SDn控制驱动电路134中驱动单元的并联个数，以及控制值STn控制阻抗匹配电路138中阻抗匹配单元的并联个数。控制值DGp以及控制值DGn对应于记忆体存取讯号。控制值DGp可以致能或不致能(disable)驱动电路124，亦即控制驱动电路124中的驱动单元开启或关闭。控制值DGn可以致能或不致能驱动电路134，亦即控制驱动电路134中的驱动单元开启或关闭。控制值TGp控制阻抗匹配电路128中的阻抗匹配单元开启或关闭。控制值TGn控制阻抗匹配电路138中的阻抗匹配单元开启或关闭。上述的驱动单元及阻抗匹配单元可以由电晶体实作，例如金氧半场效电晶体(Metal-Oxide-SemiconductorField-EffectTransistor，MOSFET)、双载子接面电晶体(bipolarjunctiontransistor，BJT)或其他类型的电晶体。以下关于驱动电路124、阻抗匹配电路128、驱动电路134及阻抗匹配电路138的细部电路说明将以金氧半场效电晶体为本文档来自技高网...

【技术保护点】
1.一种记忆体控制器，用来调整一输出端的阻抗匹配，并透过该输出端输出控制一记忆体的一控制讯号，该记忆体控制器包含：一第一驱动及阻抗匹配电路，耦接于一第一电压与该输出端之间；一第二驱动及阻抗匹配电路，耦接于一第二电压与该输出端之间，其中，该第二电压不等于该第一电压；以及一逻辑电路，耦接于该第一驱动及阻抗匹配电路及该第二驱动及阻抗匹配电路，用来设定该第一驱动及阻抗匹配电路的一第一阻抗及一第一驱动能力、设定该第二驱动及阻抗匹配电路的一第二阻抗及一第二驱动能力，以及致能该第一驱动及阻抗匹配电路以使该控制讯号具有一第一准位或致能该第二驱动及阻抗匹配电路以使该控制讯号具有不同于该第一准位的一第二准位。

【技术特征摘要】
1.一种记忆体控制器，用来调整一输出端的阻抗匹配，并透过该输出端输出控制一记忆体的一控制讯号，该记忆体控制器包含：一第一驱动及阻抗匹配电路，耦接于一第一电压与该输出端之间；一第二驱动及阻抗匹配电路，耦接于一第二电压与该输出端之间，其中，该第二电压不等于该第一电压；以及一逻辑电路，耦接于该第一驱动及阻抗匹配电路及该第二驱动及阻抗匹配电路，用来设定该第一驱动及阻抗匹配电路的一第一阻抗及一第一驱动能力、设定该第二驱动及阻抗匹配电路的一第二阻抗及一第二驱动能力，以及致能该第一驱动及阻抗匹配电路以使该控制讯号具有一第一准位或致能该第二驱动及阻抗匹配电路以使该控制讯号具有不同于该第一准位的一第二准位。2.根据权利要求1所述的记忆体控制器，其中，该第一驱动及阻抗匹配电路包含：一第一驱动电路，耦接于该第一电压及该输出端之间；一第一阻抗匹配电路，耦接于该第一电压及该输出端之间；该第二驱动及阻抗匹配电路包含：一第二驱动电路，耦接于该第二电压及该输出端之间；一第二阻抗匹配电路，耦接于该第二电压及该输出端之间；其中，该逻辑电路不同时致能该第一驱动电路及该第二驱动电路。3.根据权利要求2所述的记忆体控制器，其中，该第一阻抗匹配电路的阻抗实质上等于该第二阻抗匹配电路的阻抗。4.根据权利要求2所述的记忆体控制器，其中，该第一阻抗匹配电路包含复数个第一电晶体，该第二阻抗匹配电路包含复数个第二电晶体，该逻辑电路是控制该些第一电晶体的并联个数以调整该第一阻抗匹配电路的阻抗，以及该逻辑电路是控制该些第二电晶体的并联个数以调整该第二阻抗匹配电路的阻抗。5.根据权利要求2所述的记忆体控制器，其中，该逻辑电路更包含：一暂存器，...

【专利技术属性】
技术研发人员：王世宏，黄胜国，周格至，王文山，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：中国台湾,71