亚采样数字锁相环制造技术

本发明专利技术提供一种亚采样数字锁相环。本发明专利技术提供的亚采样数字锁相环，包括：频率锁定电路、亚采样相位锁定电路和数控振荡器，其中，频率锁定电路和亚采样相位锁定电路分别与数控振荡器连接；频率锁定电路用于生成第一数字控制信号，对数控振荡器进行频率锁定；亚采样相位锁定电路用于生成第二数字控制信号，对数控振荡器进行相位锁定；数控振荡器用于根据第一数字控制信号和第二数字控制信号生成频率和相位可控的输出信号。本发明专利技术降低了锁相环的噪声，提高了输出信号的频谱纯度。

Subsampled Digital Phase Locked Loop

The invention provides a sub-sampling digital phase-locked loop. The subsampling digital phase-locked loop provided by the invention comprises a frequency locking circuit, a subsampling phase-locked circuit and a digital oscillator, in which the frequency locking circuit and the subsampling phase-locked circuit are respectively connected with the digital oscillator; the frequency locking circuit is used to generate the first digital control signal to lock the frequency of the digital oscillator; and the subsampling phase-locked circuit is used to generate the digital oscillator. The second digital control signal is used to lock the phase of the NC oscillator. The NC oscillator is used to generate frequency and phase controllable output signals according to the first digital control signal and the second digital control signal. The invention reduces the noise of the phase-locked loop and improves the spectral purity of the output signal.

【技术实现步骤摘要】
亚采样数字锁相环
本专利技术涉及集成电路
，尤其涉及一种亚采样数字锁相环。
技术介绍
锁相环(PhaseLockedLoop,简称：PLL)是一种能够同步输入信号与输出信号的频率与相位的负反馈系统。锁相环作为集成电路芯片中的一个基本功能单元，因其结构简单、性能良好、具有理论输入相位误差为零的优点，而被广泛用作无线通讯、微处理器以及数字系统的时钟电路。在无线通信收发机种，锁相环电路可以为数据的发送和接收提供精确的时钟信号，其相位噪声性能决定了时钟信号抖动的大小，对于数据发送、接收时信号的噪声性能起着至关重要的作用。传统的锁相环通常采用电荷泵结构。利用鉴频鉴相器鉴别出分频信号和参考信号的频率差和相位差并产生相应的充放电信号给电荷泵，电荷泵产生电流在环路滤波器进行滤波并且积累成电压信号，产生压控振荡器的控制电压，继而通过压控振荡器得到最后输出的振荡信号。振荡信号通过分频器分频反馈回鉴频鉴相器和参考信号进行比较。随着无线通信技术的高速发展，对无线射频收发机系统提出了更高的要求，一个低抖动、低噪声、高频谱纯度的时钟信号是必需的。传统的电荷泵锁相环，由于分频器的作用，使得鉴频鉴相器和电荷泵所产生的带内噪声被放大N2倍(N为分频器的分频比)，从而会使锁相环的带内噪声极大程度的增加，无法满足无线射频收发机系统低噪声的需求。因此，亟需一种低噪声的锁相环。
技术实现思路
本专利技术提供一种亚采样数字锁相环，以克服现有技术中锁相环噪声高，无法满足无线通信系统需求的问题。本专利技术提供一种亚采样数字锁相环，包括：频率锁定电路、亚采样相位锁定电路和数控振荡器，其中，频率锁定电路和亚采样相位锁定电路分别与数控振荡器连接。频率锁定电路用于根据反馈信号的频率生成第一数字信号，并对第一数字信号和输入的频率控制字进行做差处理，得到第一数字控制信号，反馈信号为数控振荡器的输出信号，第一数字控制信号用于对数控振荡器进行频率锁定。亚采样相位锁定电路用于根据输入的参考信号对反馈信号进行亚采样处理，并依次对亚采样处理后的信号进行放大、模数转换生成第二数字控制信号，第二数字控制信号用于对数控振荡器进行相位锁定。数控振荡器用于根据第一数字控制信号和第二数字控制信号生成频率和相位可控的输出信号。本专利技术提供的亚采样数字锁相环，通过频率锁定电路和亚采样相位锁定电路分别对数控振荡器的频率和相位进行锁定，提高了锁相环的精度；通过亚采样技术避免了分频器的使用，降低了锁相环的噪声；通过采用数字电路，提高了锁相环的抗噪声性能，并减少了锁相环电路芯片的面积，降低了成本。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术
技术介绍
提供的传统电荷泵锁相环的原理示意图；图2为本专利技术
技术介绍
提供的传统电荷泵锁相环的噪声传递示意图；图3为本专利技术亚采样数字锁相环实施例一的结构示意图；图4为本专利技术亚采样数字锁相环实施例一的原理示意图；图5为本专利技术亚采样数字锁相环实施例二的原理示意图；图6为本专利技术亚采样数字锁相环实施例三的原理示意图；图7为本专利技术实施例提供的亚采样电路的原理示意图；图8为本专利技术实施例提供的时间域可变增益放大电路的原理示意图；图9为本专利技术实施例提供的电荷泵的结构示意图；图10为本专利技术实施例提供的脉冲产生电路的原理示意图；图11为本专利技术亚采样数字锁相环实施例四的原理示意图；图12为本专利技术亚采样数字锁相环实施例五的原理示意图。附图标记说明：REF：参考信号；OUT：输出信号；OUTP：正相输出信号；OUTN：正相输出信号；DIV：分频信号；FCW：频率控制字；Vsamp：正相采样信号；Vsamn：反相采样信号；CLK：时钟信号；VREF：参考电平。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。需要注意的是，本申请中的“第一”、“第二”、“第三”、“第四”等只起标识作用，而不能理解为指示或暗示顺序关系、相对重要性或者隐含指明所指示的技术特征的数量。在无线通信技术中，锁相环被广泛应用于给无线通信系统提供时钟信号。随着无线通信技术的高速发展，传统的锁相环已经无法满足通信系统的需求。图1为本专利技术
技术介绍
提供的传统电荷泵锁相环的原理示意图，如图1所示，传统的电荷泵锁相环包括：依次连接的鉴频鉴相器PFD、电荷泵CP、环路滤波器LP、压控振荡器VCO和分频器1/N。通过鉴频鉴相器(PFD)鉴别出分频信号DIV和参考信号REF的频率差和相位差并产生相应的充放电信号UP、DOWN给电荷泵CP，电荷泵CP产生电流在环路滤波器LP进行滤波并且积累成电压信号，即为压控振荡器VCO的控制电压，继而通过压控振荡器VCO得到最后输出的振荡信号。输出的振荡信号通过分频器1/N分频生成分频信号DIV反馈回鉴频鉴相器PFD和参考信号REF进行比较。图2为本专利技术
技术介绍
提供的传统电荷泵锁相环的噪声传递示意图。如图2所示，传统的电荷泵锁相环的带内噪声主要由鉴频鉴相器和电荷泵的噪声贡献，闭环鉴频鉴相器和电荷泵噪声的传递函数为：G(s)＝Kd·FLF(s)·KVCO/s其中，HPFDCP(s)是锁相环的噪声传输函数，是锁相环的输出噪声，是由鉴频鉴相器和电荷泵贡献的噪声，G(s)是PLL开环传输函数，Kd是鉴频鉴相器和电荷泵的线性增益，FLF(s)为环路滤波器的增益，KVCO/s是压控振荡器的增益，N为分频器的分频比。由鉴频鉴相器和电荷泵贡献的带内噪声为：其中，相位噪声Linband为传统电荷泵锁相环的噪声功率，SPFDCP表示鉴频鉴相器和电荷泵贡献的噪声频率谱密度。从上式可以看出，对于传统的电荷泵锁相环，由于在锁定状态下有分频器的作用，由鉴频鉴相器和电荷泵所产生的带内噪声会被放大N2倍，从而会使锁相环的带内噪声极大程度的增加，这使得传统的电荷泵锁相环的带宽受限，从而会影响收发机系统的整体性能。图3为本专利技术亚采样数字锁相环实施例一的结构示意图，如图3所示，本实施例提供的亚采样数字锁相环可以包括：频率锁定电路、亚采样相位锁定电路和数控振荡器。其中，频率锁定电路和亚采样相位锁定电路分别与数控振荡器连接。图4为本专利技术亚采样数字锁相环实施例一的原理示意图，如图4所示，频率锁定电路以输入的参考信号和反馈信号作为输入信号，根据数控振荡器输出信号的频率生成第一数字信号，并对第一数字信号和输入的频率控制字进行做差处理，输出第一数字控制信号，第一数字控制信号输入数控振荡器，用于对数控振荡器进行频率锁定。其中，反馈信号为数控振荡器的输出信号。亚采样相位锁定电路以输入的参考信号和反馈信号作为输入信号，根据输入的参考信号对反馈信号进行亚采样处理，并依次对亚采样处理后的信号进行放大、模数转换，输出第二数字控制信号，第二数字控制信号输入数控振荡器，用于对数控本文档来自技高网...

【技术保护点】
1.一种亚采样数字锁相环，其特征在于，包括：频率锁定电路、亚采样相位锁定电路和数控振荡器，其中，所述频率锁定电路和所述亚采样相位锁定电路分别与所述数控振荡器连接；所述频率锁定电路用于根据反馈信号的频率生成第一数字信号，并对所述第一数字信号和输入的频率控制字进行做差处理，得到第一数字控制信号，所述反馈信号为所述数控振荡器的输出信号，所述第一数字控制信号用于对所述数控振荡器进行频率锁定；所述亚采样相位锁定电路用于根据输入的参考信号对所述反馈信号进行亚采样处理，并依次对所述亚采样处理后的信号进行放大、模数转换生成第二数字控制信号，所述第二数字控制信号用于对所述数控振荡器进行相位锁定；所述数控振荡器用于根据所述第一数字控制信号和所述第二数字控制信号生成频率和相位可控的输出信号。

【技术特征摘要】
1.一种亚采样数字锁相环，其特征在于，包括：频率锁定电路、亚采样相位锁定电路和数控振荡器，其中，所述频率锁定电路和所述亚采样相位锁定电路分别与所述数控振荡器连接；所述频率锁定电路用于根据反馈信号的频率生成第一数字信号，并对所述第一数字信号和输入的频率控制字进行做差处理，得到第一数字控制信号，所述反馈信号为所述数控振荡器的输出信号，所述第一数字控制信号用于对所述数控振荡器进行频率锁定；所述亚采样相位锁定电路用于根据输入的参考信号对所述反馈信号进行亚采样处理，并依次对所述亚采样处理后的信号进行放大、模数转换生成第二数字控制信号，所述第二数字控制信号用于对所述数控振荡器进行相位锁定；所述数控振荡器用于根据所述第一数字控制信号和所述第二数字控制信号生成频率和相位可控的输出信号。2.根据权利要求1所述的锁相环，其特征在于，所述频率锁定电路包括：依次连接的高速计数器、加法器和数字滤波器，所述数字滤波器与所述数控振荡器连接；所述高速计数器用于根据所述反馈信号的频率生成所述第一数字信号；所述加法器用于对所述高速计数器生成的第一数字信号和所述频率控制字做差，得到频率差信号；所述数字滤波器用于对所述频率差信号进行滤波处理，得到所述第一数字控制信号。3.根据权利要求1所述的锁相环，其特征在于，所述亚采样相位锁定电路包括：依次连接的亚采样电路、时间域可变增益放大电路、逐次逼近寄存器型模数转换器SARADC和数字环路滤波器，所述亚采样电路和所述数字环路滤波器分别与所述数控振荡器连接；所述亚采样电路用于根据所述参考信号对所述反馈信号进行亚采样处理，得到与所述参考信号频率相同的亚采样输出信号；所述时间域可变增益放大电路用于对所述亚采样输出信号进行时间域的可变增益的放大；所述逐次逼近寄存器型模数转换器SARADC用于将所述时间域可变增益放大电路的输出信号转换为第二数字信号；所述数字环路滤波器用于对所述第二数字信号进行滤波处理，得到第二数字控制信号。4.根据权利要求3所述的锁相环，其特征在于，所述亚采样电路包括：第一反相器组、第二反相器组、第一自举电路、第二自举电路、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一电容和第二电容；其中，所述第一反相器组和所述第二反相器组分别由三个反相器串联组成，所述第一反相器组和所述第二反相器组分别与所述数控振荡器连接；所述第一电容和所述第二电容分别与所述时间域可变增益放大电路连接；所述第一NMOS管的栅极连接所述第一自举电路的输出端，漏极连接所述第一反相器组的输出端，源极与所述第一电容连接；所述第二NMOS管的栅极连接所述参考信号，源极接地，漏极与所述第一电容连接；所述第三NMOS管的栅极连接所述参考信号，源极接地，漏极与所述第二电容连接；所述第四NMOS管的栅极连接所述第二自举电路的输出端，漏极连接所述第二反相器组，源极与所述第二电容连接；所述第一自举电路和所述第二自举电路的输入端分别连接所述参考信号。5.根据权利要求3所述的锁相环，其特征在于，所述时间域可变增益放大电路包括：第一电荷泵、第二电荷泵和增益控制电路，其中，所述第一电荷...

【专利技术属性】
技术研发人员：刘马良，张攀，朱樟明，杨银堂，
申请(专利权)人：西安电子科技大学昆山创新研究院，西安电子科技大学，
类型：发明
国别省市：江苏,32