【技术实现步骤摘要】
一种基于汉明码实现数据纠错的存储器电路
本专利技术涉及信息安全领域，尤其涉及使用汉明码编码对顺序相邻数据的校验方式，包括编码方式与校验方式，特别涉及一种基于汉明码实现数据纠错的存储器电路。
技术介绍
在一些外部环境比较恶劣的情况下，一些大规模集成电路常常会受到干扰，导致不能正常工作。特别是像RAM这种利用双稳态进行存储的器件，往往会在强干扰下发生翻转，使原来存储的"0"变为"1"，或者"1"变为"0"，造成的后果往往是很严重的。例如，导致一些控制程序跑飞，存储的关键数据出错等等。随着芯片集成度的增加，发生错误的可能性也在增大。在一些特定的应用中，这已经成为一个不能忽视的问题。例如在电子应用领域，偶发性失效就成为困扰设计师的一个难题。目前，业界通常解决的方法有两种：第一种，只能查错，但不能纠错，请参阅下表：设计方法特点举例说明简单校验奇偶校验易于实现，只能查错，不能纠错UART第二种，既能查错，也能纠错，请参阅下表：从表可以看出，采用错误检测与纠正EDAC(ErrorDetectionAndCorrection)电路来有效地减少或避免存储的关键数据出错的出现。根据检...
【技术保护点】
1.一种基于汉明码实现数据纠错的存储器电路，其特征在于，包括：编码模块和解码模块；所述编码模块包括：信息码输入单元，用于接收第一信息码组；其中，所述第一信息码组包括M位信息码；监督码产生单元，根据所述第一信息码组采用汉明码编码方式确定第一监督码组和所述第一监督码组的插入位置规则，其中，所述第一监督码组的位数为N；监督码缓存单元，用于接收所述第一监督码组，并控制所述第一监督码组中的相应监督码是否移出合并；信息码和监督码混合单元，接收所述第一信息码组，根据所述第一监督码组的插入位置规则，将所述第一监督码组中的监督码插入到所述第一信息码组中，并将编码后的混合信息码组存入存储器中；...
【技术特征摘要】
1.一种基于汉明码实现数据纠错的存储器电路，其特征在于，包括：编码模块和解码模块；所述编码模块包括：信息码输入单元，用于接收第一信息码组；其中，所述第一信息码组包括M位信息码；监督码产生单元，根据所述第一信息码组采用汉明码编码方式确定第一监督码组和所述第一监督码组的插入位置规则，其中，所述第一监督码组的位数为N；监督码缓存单元，用于接收所述第一监督码组，并控制所述第一监督码组中的相应监督码是否移出合并；信息码和监督码混合单元，接收所述第一信息码组，根据所述第一监督码组的插入位置规则，将所述第一监督码组中的监督码插入到所述第一信息码组中，并将编码后的混合信息码组存入存储器中；其中，所述混合信息码具有N+M位；所述解码模块包括：分离单元，其接收从所述存储器中取出一所述混合信息码组，将所述混合信息码分解成M位的第二信息码组和N位的第二监督码组；信息码输入缓存单元，其接收并缓存所述第二信息码组；校验单元，接收所述第二监督码组，逐位确定所述信息码输入缓存单元串行输出的所述第二信息码组中相应信息码是否有错，产生判决结果；纠错单元，如果有错，所述纠错单元根据所述判决结果对所述第二信息码组中出错信息码取反输出；如果没有错，直接输出；直到校验完所述第二信息码组中的M位信息码，最终输出结果与所述第一信息码组中的M位信息码一致。2.根据权利要求1所述的基于汉明码实现数据纠错的存储器电路，其特征在于，所述校验单元包括第一触发器、第二触发器、第三触发器、第四触发器、反向器和与门；所述第一触发器、第二触发器、第三触发器和第四触发器同时接收所述第二监督码组并行输入的相应监督码；所述第一触发器将结果分别输出到所述与门、第三触发器和第四触发器的输入端；所述第二触发器将结果分别输出到所述与门和所述第一触发器的输入端；所述第三触发器将结果分别输出到第二触发器的输入端和经所述反向器到所述与门的输入端，所述第四触发器将结果分别输出到所述与门和第三触发器的输入端；将所述与门的输出作为所述第二信息码组中相应信息码是否有错的判决码输出。3.根据权利要求1所述的基于汉明码实现数据纠错的存储器电路，其特征在于，所述监督码产生单元包括上第一触发器、下第一触发器、第二触发器、第三触发器和第四触发器；所述监督码缓...
【专利技术属性】
技术研发人员：李林，温建新，
申请(专利权)人：上海微阱电子科技有限公司，
类型：发明
国别省市：上海,31
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