一种基于高速数据交换的强实时性双机同步容错系统技术方案

本发明专利技术涉及一种基于高速数据交换的强实时性双机同步容错系统，其中，包括：A机处理单元、B机处理单元、仲裁单元和对外接口；A机主处理器模块和B机主处理器模块分别给仲裁单元发送工作状态请求信号，ARM处理器将先收到请求信号的A机或B机处理单元设置为工作机，另一机则设置为备份机，同时通过FPGA禁止备份机功能模块的对外接口输出；本发明专利技术利用多个高性能的双口RAM分类构建双机间高速数据传送接口，A处理单元与ARM处理器的信息共享和同步、B处理单元与ARM处理器间的信息共享和同步，使双机间数据同步的速度提高近两倍，极大地提高了双机容错的实时性，解决了双机切换过程中数据丢包、任务间断等问题，进一步提高系统可靠性。

【技术实现步骤摘要】
一种基于高速数据交换的强实时性双机同步容错系统
本专利技术属于计算机
，具体涉及一种基于高速数据交换的强实时性双机同步容错系统。
技术介绍
在控制计算机
，对计算机的实时性和可靠性有很高的要求。为了进一步提高系统可靠性，容错技术被提出。在工程实现中，通常采用同构的双余度结构、通过冷备份或热备份方式实现系统容错。冷备份系统中备份机不运行应用程序，工作机故障后再启动备份机，双机切换时间长、延误任务时机，不符合控制系统的实时性要求。热备份的关键是备份机要获取工作机的状态，工作机故障时，能够将备份机快速切换为工作机。目前多使用软件实现工作机状态获取，双机应用程序可通过关键点的同步完成结果的比较输出。该方式使双机间通信链路的通信量极大，较低的同步程度和低速的通信链路限制了系统的可靠性和实时性。因此，有必要针对双机容错系统中双机切换过程中数据丢包、任务间断等问题，设计一种有效的双机同步容错系统，确保系统实时可靠工作。
技术实现思路
本专利技术的目的在于提供一种基于高速数据交换的强实时性双机同步容错系统，用于解决双机容错系统中双机切换过程中数据丢包、任务间断等问题本专利技术一种基于高速数据交换的强实时性双机同步容错系统，其中，包括：A机处理单元、B机处理单元、仲裁单元和对外接口；A机处理单元包括：A机断电保护模块、A机电源模块、A机主处理器模块和A机功能模块；B机处理单元包括：B机断电保护模块、B机电源模块、B机主处理器模块和B机功能模块；仲裁单元包括：ARM处理器、FPGA、高速双口RAM、高速双口RAM、高速双口RAM以及电源转换模块；A机主处理器模块和B机主处理器模块分别给仲裁单元发送工作状态请求信号，ARM处理器将先收到请求信号的A机或B机处理单元设置为工作机，另一机则设置为备份机，同时通过FPGA禁止备份机功能模块的对外接口输出；A机电源模块进行电源转换和滤波后，为A机主处理器模块和A机功能模块供电；A机主处理器模块提供本处理单元系统运行平台；A机功能模块用于RS422和IO控制；B机电源模块进行电源转换和滤波后，为B机主处理器模块和B机功能模块供电；B机主处理器模块提供本处理单元系统运行平台，B机功能模块用于RS422和IO控制；A机处理单元、B机处理单元分别定时向A机和B机发送周期性软件码，A机和B机根据周期性软件码的状态感知A机处理单元和B机处理单元工作状态，当软件码异常，告知ARM处理器，并判断故障等级，ARM处理器收到周期性软件码异常信息后，首先通过A机和B机读取双机的工作模式，若是工作机，通过FPGA重新使能输出，禁止工作机功能模块的对外接口输出，自动将备份机切换为工作机；工作机在执行任务过程中，将关键数据信息通过高速并行数据接口发送给备份机，工作机和备份机间进行任务同步时，工作机处理单元首先将数据写操作，并在写操作完后，进行备份机软件同步；A机断电保护模块产生断电中断，并给A机处理单元提供断电保护时间，B机断电保护模块产生断电中断，并给B机处理单元提供断电保护时间。根据本专利技术的基于高速数据交换的强实时性双机同步容错系统的一实施例，其中，FPGA包括：点灯模块、工作机对外输出端口控制模块、工作机复位模块、ARM读写寄存器模块、A机周期性软件码处理模块、A机发送中断与读写中断状态寄存器模块、A机双口RAM读写寄存器模块、B机周期性软件码处理模块、B机发送中断与读写中断状态寄存器模块、B机双口RAM读写寄存器模块；ARM处理器输出端分别与点灯模块、工作机对外输出端口控制模块、工作机复位模块和ARM读写寄存器模块的输入端连接，点灯模块用于对A机处理单元和B机处理单元工作状态进行显示，工作机对外输出端口控制模块用于双机对外输出控制，工作机的功能模块进行对外接口输出，备份机的功能模块不进行对外接口输出，工作机复位模块用于对工作机复位的控制，ARM读写寄存器模块通过ARM处理器通过读取相应寄存器，获取工作机复位及关机状态、指示灯状态功能模块对外接口使能状态；A机周期性软件码处理模块和B机周期性软件码处理模块分别用于仲裁单元对A机处理单元和B机处理单元的状态检测和异常处理；A机发送中断与读写中断状态寄存器模块用于A机处理单元写完中断状态寄存器，发送中断操作给ARM处理器，B机发送中断与读写中断状态寄存器模块用于B机处理单元写完中断状态寄存器，发送中断操作给ARM处理器；A机双口RAM读写寄存器模块和B机双口RAM读写寄存器模块分别用于A机处理单元以及B机处理单元与RAM处理单元通过高速双口RAM读写操作进行数据交互。根据本专利技术的基于高速数据交换的强实时性双机同步容错系统的一实施例，其中，经FPGA的A机发送中断与读写中断状态寄存器模块发送给ARM处理器，ARM处理器通过FPGA中的ARM读写寄存器模块获取双机工作模式，若A机为工作机，ARM处理器通知A机处理单元停止工作，利用断电保护时间进行任务终止和备份数据，并通过FPGA中的工作机对外输出端口控制模块重新使能对外接口输出，通过FPGA中的点灯模块对B机处理单元工作状态进行重新点灯，若A机为备份机，ARM处理器通知A机处理单元停止工作，利用断电保护时间进行任务终止和备份数据。根据本专利技术的基于高速数据交换的强实时性双机同步容错系统的一实施例，其中，A机工作状态信号进入仲裁单元后，通过FPGA逻辑单元中A机双口RAM读写寄存器模块写入到高速双口RAM，B机工作状态信号进入仲裁单元后，通过FPGA中B机双口RAM读写寄存器模块写入到高速双口RAM，然后交于ARM处理器判断和处理。根据本专利技术的基于高速数据交换的强实时性双机同步容错系统的一实施例，其中，A机断电保护模块断电时，为A机处理单元提供5秒以上持续供电，B机处理单元的B机断电保护模块断电时，为B机处理单元提供5秒以上持续供电。根据本专利技术的基于高速数据交换的强实时性双机同步容错系统的一实施例，其中，FPGA中的工作机对外输出端口控制模块使能工作机功能模块的对外接口输出，禁止备份机功能模块的对外接口输出，通过FPGA中的点灯模块对双机的工作状态进行显示。根据本专利技术的基于高速数据交换的强实时性双机同步容错系统的一实施例，其中，仲裁单元收到任一断电保护模块供电后，经内部电源转换模块36转换为5V，分别给ARM处理器、高速双口RAM以及FPGA供电。根据本专利技术的基于高速数据交换的强实时性双机同步容错系统的一实施例，其中，A机处理单元、B机处理单元分别定时向A机周期性软件码处理模块和B机周期性软件码处理模块发送周期性软件码，A机周期性软件码处理模块和B机周期性软件码处理模块根据周期性软件码的状态感知A机处理单元和B机处理单元工作状态。根据本专利技术的基于高速数据交换的强实时性双机同步容错系统的一实施例，其中，根据软件码故障等级的高低对A机处理单元1进行处理操作，若故障等级低时，通过FPGA中的点灯模块将A机处理单元的故障灯点亮，工作灯熄灭，将B机处理单元工作灯点亮；若故障等级高时，通过FPGA中的工作机复位模块将A机处理单元复位，并通过FPGA中的点灯模块将B机处理单元工作灯点亮。本专利技术利用多个高性能的双口RAM分类构建双机间高速数据传送接口，快速高效地实现双机数据同步和信息交换。使用三个高速双口RAM分别用于A本文档来自技高网...

【技术保护点】
1.一种基于高速数据交换的强实时性双机同步容错系统，其特征在于，包括：A机处理单元、B机处理单元、仲裁单元和对外接口；A机处理单元包括：A机断电保护模块、A机电源模块、A机主处理器模块和A机功能模块；B机处理单元包括：B机断电保护模块、B机电源模块、B机主处理器模块和B机功能模块；仲裁单元包括：ARM处理器、FPGA、高速双口RAM、高速双口RAM、高速双口RAM以及电源转换模块；A机主处理器模块和B机主处理器模块分别给仲裁单元发送工作状态请求信号，ARM处理器将先收到请求信号的A机或B机处理单元设置为工作机，另一机则设置为备份机，同时通过FPGA禁止备份机功能模块的对外接口输出；A机电源模块进行电源转换和滤波后，为A机主处理器模块和A机功能模块供电；A机主处理器模块提供本处理单元系统运行平台；A机功能模块用于RS422和IO控制；B机电源模块进行电源转换和滤波后，为B机主处理器模块和B机功能模块供电；B机主处理器模块提供本处理单元系统运行平台，B机功能模块用于RS422和IO控制；A机处理单元、B机处理单元分别定时向A机和B机发送周期性软件码，A机和B机根据周期性软件码的状态感知A机处理单元和B机处理单元工作状态，当软件码异常，告知ARM处理器，并判断故障等级，ARM处理器收到周期性软件码异常信息后，首先通过A机和B机读取双机的工作模式，若是工作机，通过FPGA重新使能输出，禁止工作机功能模块的对外接口输出，自动将备份机切换为工作机；工作机在执行任务过程中，将关键数据信息通过高速并行数据接口发送给备份机，工作机和备份机间进行任务同步时，工作机处理单元首先将数据写操作，并在写操作完后，进行备份机软件同步；A机断电保护模块产生断电中断，并给A机处理单元提供断电保护时间，B机断电保护模块产生断电中断，并给B机处理单元提供断电保护时间。...

【技术特征摘要】
1.一种基于高速数据交换的强实时性双机同步容错系统，其特征在于，包括：A机处理单元、B机处理单元、仲裁单元和对外接口；A机处理单元包括：A机断电保护模块、A机电源模块、A机主处理器模块和A机功能模块；B机处理单元包括：B机断电保护模块、B机电源模块、B机主处理器模块和B机功能模块；仲裁单元包括：ARM处理器、FPGA、高速双口RAM、高速双口RAM、高速双口RAM以及电源转换模块；A机主处理器模块和B机主处理器模块分别给仲裁单元发送工作状态请求信号，ARM处理器将先收到请求信号的A机或B机处理单元设置为工作机，另一机则设置为备份机，同时通过FPGA禁止备份机功能模块的对外接口输出；A机电源模块进行电源转换和滤波后，为A机主处理器模块和A机功能模块供电；A机主处理器模块提供本处理单元系统运行平台；A机功能模块用于RS422和IO控制；B机电源模块进行电源转换和滤波后，为B机主处理器模块和B机功能模块供电；B机主处理器模块提供本处理单元系统运行平台，B机功能模块用于RS422和IO控制；A机处理单元、B机处理单元分别定时向A机和B机发送周期性软件码，A机和B机根据周期性软件码的状态感知A机处理单元和B机处理单元工作状态，当软件码异常，告知ARM处理器，并判断故障等级，ARM处理器收到周期性软件码异常信息后，首先通过A机和B机读取双机的工作模式，若是工作机，通过FPGA重新使能输出，禁止工作机功能模块的对外接口输出，自动将备份机切换为工作机；工作机在执行任务过程中，将关键数据信息通过高速并行数据接口发送给备份机，工作机和备份机间进行任务同步时，工作机处理单元首先将数据写操作，并在写操作完后，进行备份机软件同步；A机断电保护模块产生断电中断，并给A机处理单元提供断电保护时间，B机断电保护模块产生断电中断，并给B机处理单元提供断电保护时间。2.如权利要求1所述的基于高速数据交换的强实时性双机同步容错系统，其特征在于，FPGA包括：点灯模块、工作机对外输出端口控制模块、工作机复位模块、ARM读写寄存器模块、A机周期性软件码处理模块、A机发送中断与读写中断状态寄存器模块、A机双口RAM读写寄存器模块、B机周期性软件码处理模块、B机发送中断与读写中断状态寄存器模块、B机双口RAM读写寄存器模块；ARM处理器输出端分别与点灯模块、工作机对外输出端口控制模块、工作机复位模块和ARM读写寄存器模块的输入端连接，点灯模块用于对A机处理单元和B机处理单元工作状态进行显示，工作机对外输出端口控制模块用于双机对外输出控制，工作机的功能模块进行对外接口输出，备份机的功能模块不进行对外接口输出，工作机复位模块用于对工作机复位的控制，ARM读写寄存器模块通过ARM处理器通过读取相应寄存器，获取工作机复位及关机状态、指示灯状态功能模块对外接口使能状态；A机周期性软件码处理模块和B机周期性软件码处理模块分别用于仲裁单元对A机处理单元和B机处理单元的状态检测和异常处理；A机...

【专利技术属性】
技术研发人员：丁瑞，张士化，董恒贝，杨林，
申请(专利权)人：北京计算机技术及应用研究所，
类型：发明
国别省市：北京,11