The invention discloses an anti multi bit flip error chip reinforcement method based on an improved three mode redundancy system, which relates to the technical field of digital integrated circuits. By comparing the state values of internal registers of digital integrated circuits, the registers with single event inversion can be judged. The registers without single event inversion can be copied to registers with single event inversion by voting device and output control signals, thus completing the function of error correction of digital integrated circuits.
【技术实现步骤摘要】
基于改进型三模冗余系统的抗多位翻转错误芯片加固方法
本专利技术涉及数字集成电路
，尤其是涉及数字集成电路内核纠错机制
，更具体的涉及一种基于改进型三模冗余系统的抗多位翻转错误芯片加固方法。
技术介绍
随着近年来高速无线通信、高速数据采集和测量等应用的飞速发展，人们对SOC（System-on-Chip）的需求和研究越来越迫切,几乎所有的电子系统都集成了的数块甚至数十块SOC。SOC芯片的制造利用了大量的半导体材料，这些制作材料中的放射性杂质在衰变过程中会释放出带电粒子如α粒子，α粒子的电离效应导致粒子进入巧衬底时发生裂变，并产生电子空穴对。通常情况下，集成电路发生单粒子翻转的几率随着集成电路工艺特征尺寸的缩小而增大，但当集成电路工艺的特征尺寸发展到亚深微米（0.18μm）领域后，单粒子发生翻转的几率逐渐趋向一个定值，这是因为特征尺寸的不断缩小使得电压降低趋于平稳，相邻节点之间短沟道效应共享的电荷增多，降低了节点电荷收集效率。随着工艺水平的不断进步，在单位芯片上可制作更多的MOS管，半导体中的杂质元素可能会与辐射到半导体内部的高能粒子放生反映产生高能量的...
【技术保护点】
1.基于改进型三模冗余系统的抗多位翻转错误芯片加固方法，其特征在于：为需要加固的模块增加两组电路结构相同的模块，将需要加固的模块与增加的两组模块内部的全部寄存器的值通过总线输出到独立的表决器中，所述独立的表决器由N‑tap表决器阵列组成，三个模块内部中相同位置的寄存器对应表决器阵列中的一组子表决器；即模块中存在N个寄存器，则表决器阵列存在N组子表决器；所述子表决器对三组模块内部相同位置的寄存器的值进行异或运算，然后对三组模块内部相同位置的寄存器的值进行异或运算的结果分别进行与运算和或运算；得到该位置寄存器的故障检测判决信号；对三组模块内部的所有的寄存器的故障检测判决信号进行...
【技术特征摘要】
2018.12.03 CN 20181146670761.基于改进型三模冗余系统的抗多位翻转错误芯片加固方法，其特征在于：为需要加固的模块增加两组电路结构相同的模块，将需要加固的模块与增加的两组模块内部的全部寄存器的值通过总线输出到独立的表决器中，所述独立的表决器由N-tap表决器阵列组成，三个模块内部中相同位置的寄存器对应表决器阵列中的一组子表决器；即模块中存在N个寄存器，则表决器阵列存在N组子表决器；所述子表决器对三组模块内部相同位置的寄存器的值进行异或运算，然后对三组模块内部相同位置的寄存器的值进行异或运算的结果分别进行与运算和或运算；得到该位置寄存器的故障检测判决信号；对三组模块内部的所有的寄存器的故障检测判决信号进行与运算和或运算，产生三组模块总体的判决结果，将判决结果输出到控制器，控制器根据判决结果的电平，选择进入恢复性调试状态或异常状态；当进入可恢复性调试状态时，控制器将挑选两组未发生翻转的模块中的任意一组的正确数据，在一个时钟周期内，将挑选出的正确数据...
【专利技术属性】
技术研发人员：贺迅，刘友江，马建平，解楠，周劼，
申请(专利权)人：中国工程物理研究院电子工程研究所，
类型：发明
国别省市：四川,51
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