一种视频处理器中的时钟备份电路及视频处理器制造技术

本申请实施例公开了一种视频处理器中的时钟备份电路及视频处理器，第一单稳态触发器的输入端与主时钟晶振连接，第二稳态触发器的输入端与备时钟晶振连接，第一单稳态触发器的暂态时间大于主时钟晶振输出的时钟信号周期，第二单稳态触发器的暂态时间大于备时钟晶振输出的时钟信号周期；逻辑运算模块的一个输入端与第一单稳态触发器的输出端连接，另一个输入端与第二单稳态触发器的输出端连接；时钟选择模块的选择控制端与第一单稳态触发器和第二单稳态触发器中任一个的输出端连接，使能端与逻辑运算模块的输出端连接，两个信号输入端分别与主时钟晶振和备时钟晶振连接。本申请实施例不需额外的工作时钟晶振，且成本较低，电路稳定性好。

A Clock Backup Circuit and Video Processor in Video Processor

【技术实现步骤摘要】
一种视频处理器中的时钟备份电路及视频处理器
本申请涉及电路
，尤其涉及一种视频处理器中的时钟备份电路及视频处理器。
技术介绍
在视频处理器系统中，时钟是至关重要的，其中各种控制、传输和输出时序等均离不开时钟。如果时钟停止工作，系统将会瘫痪。所以，对于整个系统而言，时钟必须具有很高的稳定性，时钟的稳定性，决定整个系统的稳定性。一般系统的时钟由晶振产生，由于其存在一定的失效率，故对于系统的关键时钟，常规设计均采用了时钟备份的方式，来提高系统的稳定性，实现方式如图7。如图7所示，采用2个时钟晶振分配接入FPGA芯片，由FPGA芯片实时检测晶振时钟是否正常，当主时钟和备用时钟均正常情况下，则FPGA将主时钟切换至业务芯片，供其工作，当检测到主时钟异常时，则将备用时钟切换至业务芯片。FPGA检测时钟晶振是否正常的方式为，在一定时间内对主时钟和备时钟计数，该一定时间由FPGA工作时钟晶振产生，正常情况下，计数值为一个恒定值，当计数值变小或为零，则说明对应晶振出现故障。然而现有的方法存在以下缺点：时钟晶振检测由FPGA完成，成本高，且FPGA工作也需要一个本地工作时钟晶振，当此时钟晶振出现故本文档来自技高网...

【技术保护点】
1.一种视频处理器中的时钟备份电路，其特征在于，包括：第一单稳态触发器、第二单稳态触发器、逻辑运算模块和时钟选择模块；所述第一单稳态触发器的输入端与主时钟晶振连接，所述第二稳态触发器的输入端与备时钟晶振连接，所述第一单稳态触发器的暂态时间大于主时钟晶振输出的时钟信号周期，所述第二单稳态触发器的暂态时间大于备时钟晶振输出的时钟信号周期；所述逻辑运算模块的一个输入端与所述第一单稳态触发器的输出端连接，另一个输入端与所述第二单稳态触发器的输出端连接；所述时钟选择模块的选择控制端与所述第一单稳态触发器和所述第二单稳态触发器中任意一个的输出端连接，使能端与所述逻辑运算模块的输出端连接，两个信号输入端分别...

【技术特征摘要】
1.一种视频处理器中的时钟备份电路，其特征在于，包括：第一单稳态触发器、第二单稳态触发器、逻辑运算模块和时钟选择模块；所述第一单稳态触发器的输入端与主时钟晶振连接，所述第二稳态触发器的输入端与备时钟晶振连接，所述第一单稳态触发器的暂态时间大于主时钟晶振输出的时钟信号周期，所述第二单稳态触发器的暂态时间大于备时钟晶振输出的时钟信号周期；所述逻辑运算模块的一个输入端与所述第一单稳态触发器的输出端连接，另一个输入端与所述第二单稳态触发器的输出端连接；所述时钟选择模块的选择控制端与所述第一单稳态触发器和所述第二单稳态触发器中任意一个的输出端连接，使能端与所述逻辑运算模块的输出端连接，两个信号输入端分别与主时钟晶振和备时钟晶振连接，输出端与业务芯片连接；当所述主时钟晶振和所述备时钟晶振存在一个正常时，所述逻辑运算模块输出驱动所述时钟选择模块工作的电平，使得所述时钟选择模块选择正常的时钟信号作为所述业务芯片的工作时钟信号，且当所述主时钟晶振和所述备时钟晶振均正常时，优先...

【专利技术属性】
技术研发人员：祝磊，曹捷，
申请(专利权)人：威创集团股份有限公司，
类型：发明
国别省市：广东,44