辅助写入电路、写入电路及方法、静态存储器及电子设备技术

本发明专利技术提供了一种辅助写入电路、写入电路及方法、静态存储器及电子设备。辅助写入电路包括：至少一个晶体管电容；固定模块，用于在辅助写操作阶段对下拉位线采用线耦合电容的方式产生耦合电容值，以在下拉位线上产生固定耦合负电压；可调模块用于在辅助写操作阶段选择性地在至少一个晶体管电容中选择晶体管电容与下拉位线相连，以在下拉位线上再叠加产生可调耦合负电压。本发明专利技术不仅可以对生产后的产品进行二次调节来满足数据写入的需求，从而提高产品良率；而且还可以减少辅助写入电路的占用面积。

【技术实现步骤摘要】
辅助写入电路、写入电路及方法、静态存储器及电子设备
本专利技术涉及静态存储器
，具体而言，涉及一种辅助写入电路、写入电路及方法、静态存储器及电子设备。
技术介绍
随着制程工艺的不断缩小，静态存储器的工作电压也随之降低，这样会造成静态存储器的写入数据的能力变弱，也可称之为写入裕度变小，这样就会存在以下现象：(1)需要长时间才能完成写入操作；(2)完全无法改写存储单元中的数据。为解决写入裕度变小的问题，目前现有技术采用负电压辅助写入的方式，即向位线(BitLine简称BL)或者负位线(BitLineBar简称BLB)提供负电压进行辅助写入。然而，在实际应用中发现：采用耦合电容方式产生负电压(NegativeVoltage)会随着工作电压VDD的下降而绝对值下降(如图1a所示)，而存储单元的写入裕度是随着工作电压的下降而下降(如图1b所示)，且写入裕度值(WriteMargin)越小需要的负电压的绝对值应该越大，由此可知，在工作电压较低时，应该使得负电压的绝对值越大，才能使得存储单元的数据写入成功；在工作电压较高时，应该使得负电压的绝对值较小，才能避免晶体管的栅源电压差过高，不会超出本文档来自技高网...

【技术保护点】
1.一种辅助写入电路，用于向存储单元阵列的下拉位线提供辅助负电压，其特征在于，包括：至少一个晶体管电容；固定模块，用于在辅助写操作阶段对所述下拉位线采用线耦合电容的方式产生耦合电容值，以在所述下拉位线上产生固定耦合负电压；以及可调模块，用于在辅助写操作阶段选择性地在至少一个晶体管电容中选择所述晶体管电容与所述下拉位线相连，以在所述下拉位线上再叠加产生可调耦合负电压。

【技术特征摘要】
1.一种辅助写入电路，用于向存储单元阵列的下拉位线提供辅助负电压，其特征在于，包括：至少一个晶体管电容；固定模块，用于在辅助写操作阶段对所述下拉位线采用线耦合电容的方式产生耦合电容值，以在所述下拉位线上产生固定耦合负电压；以及可调模块，用于在辅助写操作阶段选择性地在至少一个晶体管电容中选择所述晶体管电容与所述下拉位线相连，以在所述下拉位线上再叠加产生可调耦合负电压。2.根据权利要求1的辅助写入电路，其特征在于，所述固定模块包括：耦合线，用于与所述位线或所述负位线采用线耦合电容方式进行耦合；电平提供子模块，用于在所述写操作阶段给所述耦合线提供高电平以及在所述辅助写操作阶段给所述耦合线提供低电平。3.根据权利要求1的辅助写入电路，其特征在于，所述可调模块包括：多个逻辑控制器件，用于在多个控制信号的控制下选择性地在至少一个所述晶体管电容中选择所述晶体管电容与所述下拉位线相连；负电压导通子模块，用于在所述写操作阶段将所述晶体管电容的输出端的电位拉至低电平，在所述辅助写操作阶段将所述下拉位线与所述晶体管电容的输出端相连，以在所述辅助写操作阶段将所述晶体管电容的输出端电位下拉所述可调耦合负电压。4.根据权利要求2的辅助写入电路，其特征在于，所述耦合线、数据线、负位数据线同层设置，所述耦合线，用于通过与所述数据线采用线耦合电容方式实现对所述位线产生所述固定耦合电容，以及通过与所述负位数据线采用线耦合电容方式实现对所述负位线产生所述固定耦合电容。5.根据权利要求4的辅助写入电路，其特征在于，所述耦合线、所述数据线和所述负位数据线与所述存储单元阵列层叠设置，且二者至少有部分面积交叠。6.根据权利要求5的辅助写入电路，其特征在于，所述耦合线、所述数据线和所述负位数据线位于所述存储单元阵列所在面积内。7.根据权利要求4的辅助写入电路，其特征在于，所述耦合线的数量为1条，所述耦合线位于所述数据线和所述负位数据线之间。8.根据权利要求4的辅助写入电路，其特征在于，所述耦合线的数量为2条，其中，第1条所述耦合线和所述负位数据线分别位于所述数据线的两侧；第2条所述耦合线和所述数据线分别位于所述负位数据线的两侧。9.根据权利要求4的辅助写入电路，其特征在于，耦合线的数量为3条，第1条所述耦合线和所述第2条所述耦合线分别位于所述数据线的两侧；第2条所述耦合线位于所述数据线和所述负位数据线的之间；第3条所述耦合线和所述第2条所述耦合线分别位于所述负位数据线的两侧。10.根据权利要求4的辅助写入电路，其特征在于，所述耦合线与所述数据线产生的耦合电容值＝所述耦合线与所述负位数据线产生的耦合电容值。11.根据权利要求4的辅助写入电路，其特征在于，所述耦合线与所述数据线、所述负位数据线平行设置。12.根据权利要求2的辅助写入电路，其特征在于，所述电平提供子模块包括：第一与非门和第一非门；所述第一与非门的两个输入端分别连接写使能信号线和负电压使能信号线，所述第一与非门的输出端与所述第一非门的输入端相连；所述第一非门的输出端与所述耦合线相连。13.根据权利要求3的辅助写入电路，其特征在于，所述负电压导通模块包括：第一导通晶体管、第二导通晶体管、第三导通晶体管、第二非门、第三非门和第二与非门、第一或非门和第二或非门，其中所述第二与非门的两个输入端分别连接写使能信号线和负电压使能信号线，所述第二与非门的输出端作为第二节点；所述第二非门的输入端与所述第二节点相连；所述第一或非门的两个输入端分别与第二非门的输出端和数据提供节点相连，所述第一或非门的输出端与所述第一导通晶体管的栅极相连；所述第一导通晶体管的栅极和源极分别与所述位线和第三节点相连，所述晶体管电容的输出端与所述第三节点相连；所述第二或非门的两个输入端分别与所述第二非门的输出端和所述第三非门的输出端相连，所述第三非门的输入端与数据提供节点相连；所述第二或非门的输出端与所述第二导通晶体管的栅极相连；所述第二导通晶体管的源极和漏极分别与所述负位线和所述第三节点相连；所述第三导通晶体管的栅极与所述负电压使能信号线，所述第三导通晶体管的源极和漏极分别与低电平端和所述第三节点相连。14.根据权利...

【专利技术属性】
技术研发人员：姚其爽，
申请(专利权)人：成都海光微电子技术有限公司，
类型：发明
国别省市：四川,51