一种实现eMMC芯片HS400高速接口通信的系统技术方案

一种实现eMMC芯片HS400高速接口通信的系统，包括：与eMMC芯片连接的延时单元组，用于设计时钟信号/数据信号的初始延时TAP，同步增加时钟信号/数据信号的延时TAP；与延时单元组连接的IDDR单元用于采集数据信号，在时钟信号上升沿输出奇数字节数据，在时钟信号下降沿输出偶数字节数据；与IDDR单元连接同步寄存器组，用于使采集到的奇数字节数据与偶数字节数据同步输出；与同步寄存器组连接的采集边沿切换单元，用于翻转采集边沿选择信号，切换当前延时TAP下的数据采集边沿。使芯片在宽温范围变化时，依然能够稳定的实现数据通信功能，提高了使用HS400接口高速读写eMMC芯片时的稳定性。

A High Speed Interface Communication System for eMMC Chip HS400

A system for high-speed interface communication of eMMC chip HS400 includes: delay unit group connected with eMMC chip for designing initial delay TAP of clock signal/data signal, synchronously increasing delay TAP of clock signal/data signal, IDDR unit connected with delay unit group for collecting data signal, outputting odd digital section data along the rising edge of clock signal and under clock signal. Descending edge outputs even digital section data; connecting synchronous register group with IDDR unit for synchronous output of odd digital section data and even digital section data; and acquisition edge switching unit connected with synchronous register group for flipping acquisition edge selection signal and switching data acquisition edge under current delay TAP. When the chip changes in the wide temperature range, it can still realize the function of data communication stably, which improves the stability of eMMC chip when using HS400 interface to read and write eMMC chip at high speed.

【技术实现步骤摘要】
一种实现eMMC芯片HS400高速接口通信的系统
本技术涉及接口通信方法，尤其涉及一种实现eMMC芯片在HS400接口协议上高速、稳定通信的系统。
技术介绍
eMMC全称为embededMultiMediaCard，是一种嵌入式非易失性存储器系统，由闪存和闪存控制器两部组成。eMMC的一个明显优势是在封装中集成了一个闪存控制器，它采用JEDEC标准BGA封装，并采用统一闪存接口管理闪存。eMMC的结构是控制器+NAND芯片，具有统一、高速的数据接口、前后兼容、存储密度高等特点。eMMC芯片通过高速并行数据线实现快速的数据通信功能。主要的通信引脚为CLK引脚、DS引脚、DAT0、DAT1、DAT2、DAT3、DAT4、DAT5、DAT6、DAT7以及CMD引脚。eMMC芯片接口从最初的SDR（单边沿采样）接口，速度可达52MT/s，到后面的DDR（双边沿）接口，速度可达104MT/s，再到HS200接口（200MT/s），直至目前最快的HS400接口（400MT/s）。速度提高后，传统的使用HOST主控器内部时钟直采eMMC芯片送出的数据变得不可靠，因此，在HS400接口协议上，多出了DataStrobe引脚的锁存信号DS作为eMMC芯片输出数据的同步时钟信号，便于HOST主控器正确采集芯片送出的数据。但是，在HS400接口协议上，外界的温度、电压等会对使瞬时带宽产生不均匀性，这种不均匀影响着数据通信的稳定性，若不加以处理，难以发挥出eMMC在HS400协议上的极限。
技术实现思路
为了解决上述问题，本技术提供一种实现eMMC芯片HS400高速接口通信的系统，在较短的初始化时间内，可以通过自适应调节数据线/控制线延时窗口的方法实现最佳采集窗口的功能，从而使芯片在宽温范围变化时，依然能够稳定的实现数据通信功能，提高了使用HS400接口高速读写eMMC芯片时的稳定性。本技术采用以下技术：一种实现eMMC芯片HS400高速接口通信的系统，其特征在于，包括：与eMMC芯片连接的延时单元组，用于设计时钟信号/数据信号的初始延时TAP，同步增加时钟信号/数据信号的延时TAP；与延时单元组连接的IDDR单元用于采集数据信号，在时钟信号上升沿输出奇数字节数据，在时钟信号下降沿输出偶数字节数据；与IDDR单元连接同步寄存器组，其与IDDR输出端口的路径延时一致，用于使采集到的奇数字节数据与偶数字节数据同步输出；与同步寄存器组连接的采集边沿切换单元，用于翻转采集边沿选择信号，切换当前延时TAP下的数据采集边沿。进一步，延时单元组包括：与eMMC芯片的数据引脚连接的第一延时单元，用于调节数据信号的输入延时时间；与eMMC芯片的时钟引脚连接的第二延时单元，用于调节时钟信号的输入延时时间。更进一步，第二延时单元和IDDR单元之间的设有I/O时钟BUFFER单元，用于增强时钟信号的区域逻辑驱动能力，同时增加时钟信号的输入延时。进一步，延时单元组，是利用时钟信号/数据信号的对齐关系，设计时钟信号/数据信号的初始延时TAP。本技术有益效果：1、芯片在初始化期间不进行写入数据的步骤后，快速找到采集窗口，并将采集时钟移动到数据的窗口中心。确保在温度、电压等外部环境变化时，依然可以稳定采集到正确的数据；2、在硬件电路上无需FIFO/RAM等跨时钟处理常用手段，只需简单的几个DFF寄存器构成同步寄存器组、以及选择器MUX，即可完成数据的DS时钟域同步到系统内部时钟域，从而使时钟速度可以跑到HS400协议的极限，避免使用FIFO/RAM逻辑导致的时序不容易满足的情况。附图说明图1为本技术的系统结构图。图2为本技术实施例的系统结构图。图3为本技术实施例的实施步骤流程图。图4为DS与DAT时序关系图。图5为DS与DATA的采集窗口示例。图6为IDDR单元采集输出时序图。图7为系统内部时钟域CRC校验成功时的DS-CLK0同步示意图。图8为系统内部时钟域CRC校验失败时的DS-CLK0同步示意图。具体实施方式为了使本申请的目的、技术方案和具体实施方法更为清楚，结合附图实例对本申请进行进一步详细说明。一种实现eMMC芯片HS400高速接口通信的的系统结构，如图1所示，包括：与eMMC芯片连接的延时单元组，用于设计时钟信号/数据信号的初始延时TAP，同步增加时钟信号/数据信号的延时TAP；与延时单元组连接的IDDR单元，在时钟信号边沿采集数据信号数据，上升沿输出奇数字节数据，下降沿输出偶数字节数据；与IDDR单元连接同步寄存器组，其与IDDR输出端口的路径延时一致，用于使采集到的奇数字节数据与偶数字节数据同步输出；与同步寄存器组连接的采集边沿切换单元，用于翻转边沿选择信号，切换当前延时TAP下的数据采集边沿。以图2所示的具体实施例系统结构为例，对本技术进行详细说明。一种实现eMMC芯片HS400高速接口通信的的系统，包括：与eMMC芯片DATA和DS引脚连接的延迟单元组1、与延时单元组1连接的IDDR单元3、与IDDR单元3连接的同步寄存器组4、与同步寄存器组4连接的采集边沿切换单元5。具体的，eMMC芯片DATA引脚连接第一延迟单元DLY，eMMC芯片DS引脚连接第二延迟单元DLY，第一延迟单元DLY直接连接IDDR单元3，第二延迟单元DLY通过I/O时钟BUFFER单元2连接IDDR单元3。同步寄存器组由多个DFF组成，包括一级同步寄存单元和二级同步寄存单元，一级同步寄存单元由4个DFF构成，二级同步寄存单元由3个DFF构成。采集边沿切换单元5为选择器MUX。本实施例的实施步骤的方法流程，如图3所示。S1利用时钟信号/数据信号的对齐关系，设计时钟信号/数据信号的初始延时TAP；S2按照eMMC标准协议完成HS400接口初始化；S3同步增加时钟信号/数据信号的延时TAP，同时读取eMMC芯片的N个块的数据进行系统内部时钟域CRC校验；若系统内部时钟域CRC校验失败，翻转边沿选择信号，切换当前延时TAP下的数据采集边沿，完成同步；若系统内部时钟域CRC校验成功，可用延时TAP窗口个数增加1，当可用延时TAP窗口的个数大于要求的最小窗口，将延时TAP设置到窗口中心，完成同步；若可用延时TAP窗口的个数不大于要求的最小窗口，返回S3进行延时TAP增加。具体的实施步骤：在HS400模式下，eMMC芯片输出数据会同步DataStrobe引脚输出，如图4所示，DS（DataStrobe引脚）的上升沿与下降沿同步输出DATA数据，数据与DS脚有一定的抖动，在正负0.4ns以内。在数据发送完成后，DS也会停止发送，因此DS引脚并不能作为普通时钟使用。为了实现eMMC芯片HS400高速接口通信，首先利用时钟信号DS/数据信号DATA的对齐关系，设计DS/DAT初始延时TAP，从而使DS在宽温条件下能够稳定采集到DATA。设计DS/DAT初始延时TAP的一种实施方式为：通过分析DS、DATA数据线在可编程逻辑器件内部的延时，计算确定DS与DATA的初始TAP，保证DATA与DS的建立、保持时间关系在需求的时序模型下面可以得到满足。计算公式为：DS_TAP*DlyPerTAP+A–B=1.25ns，其中DS_TAP为需要计算的时本文档来自技高网...

【技术保护点】
1.一种实现eMMC芯片HS400高速接口通信的系统，其特征在于，包括：与eMMC芯片连接的延时单元组，用于设计时钟信号/数据信号的初始延时TAP，同步增加时钟信号/数据信号的延时TAP；与延时单元组连接的IDDR单元，用于采集数据信号，在时钟信号上升沿输出奇数字节数据，在时钟信号下降沿输出偶数字节数据；与IDDR单元连接同步寄存器组，其与IDDR输出端口的路径延时一致，用于使采集到的奇数字节数据与偶数字节数据同步输出；与同步寄存器组连接的采集边沿切换单元，用于翻转采集边沿选择信号，切换当前延时TAP下的数据采集边沿。

【技术特征摘要】
1.一种实现eMMC芯片HS400高速接口通信的系统，其特征在于，包括：与eMMC芯片连接的延时单元组，用于设计时钟信号/数据信号的初始延时TAP，同步增加时钟信号/数据信号的延时TAP；与延时单元组连接的IDDR单元，用于采集数据信号，在时钟信号上升沿输出奇数字节数据，在时钟信号下降沿输出偶数字节数据；与IDDR单元连接同步寄存器组，其与IDDR输出端口的路径延时一致，用于使采集到的奇数字节数据与偶数字节数据同步输出；与同步寄存器组连接的采集边沿切换单元，用于翻转采集边沿选择信号，切换当前延时TAP下的数据采集边沿。2.根据权利要求1所述的实现eMMC芯片HS400高速接口通信的系统，其特征在于，延时单元组包括：与eMMC芯片的数据引脚连接的第一延时单元，用于调节数据信号的输入延时时间，与eMMC芯片的时钟引脚连接的第二延时单元，用于...

【专利技术属性】
技术研发人员：操飞，林峰，阴陶，戴荣，
申请(专利权)人：成都傅立叶电子科技有限公司，
类型：新型
国别省市：四川,51