功率金属氧化物半导体场效晶体管制造技术

本发明专利技术公开一种功率金属氧化物半导体场效晶体管，包括第一晶体管与第二晶体管。第一晶体管与第二晶体管分别包括以下构件。阱区位于基底结构中。沟槽式栅极设置于阱区中。多个第一掺杂区设置于沟槽式栅极两侧的阱区中。第一金属层设置于基底结构的第一表面上，且电连接于第一掺杂区。第二掺杂区设置于基底结构中。第二金属层设置于基底结构的相对于第一表面的第二表面上，且电连接于第二掺杂区。第一晶体管的阱区与第二晶体管的阱区彼此分离。第一晶体管与第二晶体管共用第二掺杂区与第二金属层。所述功率金属氧化物半导体场效晶体管可仅使用位于相同表面上的金属层来完成电性测试。

Power Metal Oxide Semiconductor Field Effect Transistor

The invention discloses a power metal oxide semiconductor field effect transistor, comprising a first transistor and a second transistor. The first transistor and the second transistor respectively comprise the following components. The well area is located in the basement structure. The trench gate is arranged in the well area. A plurality of first doping regions are arranged in the well regions on both sides of the trench gate. The first metal layer is arranged on the first surface of the substrate structure and electrically connected to the first doping region. The second doping region is located in the substrate structure. The second metal layer is arranged on the second surface of the substrate structure relative to the first surface, and is electrically connected to the second doping region. The well region of the first transistor is separated from that of the second transistor. The first transistor and the second transistor share the second doping region and the second metal layer. The power metal oxide semiconductor field effect transistor can only use a metal layer located on the same surface to complete electrical testing.

【技术实现步骤摘要】
功率金属氧化物半导体场效晶体管
本专利技术涉及一种晶体管，且特别是涉及一种功率金属氧化物半导体场效晶体管(powermetaloxidesemiconductorfieldeffecttransistor(powerMOSFET))。
技术介绍
在对功率金属氧化物半导体场效晶体管进行电性测试时，会在功率金属氧化物半导体场效晶体管的正面电极与背面电极施加电压来进行电性测试。在通过晶片薄化来降低功率损耗、提升省电效果与降低阻值的趋势下，薄化的晶片容易产生弯曲，所以会在薄化的晶片的背面贴胶来抑制晶片形变。因此，薄化的晶片将无法通过传统测试方法在晶片阶段(waferstage)对功率金属氧化物半导体场效晶体管进行测试，必须到封装阶段(packagestage)才能进行测试。如此一来，将会增加在对功率金属氧化物半导体场效晶体管进行测试时的循环时间(cycletime)与测试成本。
技术实现思路
本专利技术提出一种功率金属氧化物半导体场效晶体管，其可仅使用位于相同表面上的金属层来完成电性测试。本专利技术提供一种功率金属氧化物半导体场效晶体管，包括第一晶体管与第二晶体管。第一晶体管与第二晶体管分别包括基底结构、阱区、至少一个沟槽式栅极、多个第一掺杂区、第一金属层、第二掺杂区与第二金属层。基底结构具有第一导电型。阱区具有第二导电型，且位于基底结构中。沟槽式栅极设置于阱区中。第一掺杂区具有第一导电型，且设置于沟槽式栅极两侧的阱区中。第一金属层设置于基底结构的第一表面上，且电连接于第一掺杂区。第二掺杂区具有第一导电型，且设置于阱区下方的基底结构中。第二金属层设置于基底结构的相对于第一表面的第二表面上，且电连接于第二掺杂区。第一晶体管的阱区与第二晶体管的阱区彼此分离。第一晶体管与第二晶体管共用第二掺杂区与第二金属层。依照本专利技术的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，沟槽式栅极可电性绝缘于阱区、第一掺杂区与第一金属层。依照本专利技术的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，还可包括隔离结构。隔离结构设置于第一晶体管与第二晶体管之间。隔离结构将第一晶体管与第二晶体管之间相邻的第一掺杂区进行隔离，且将第一晶体管的第一金属层与第二晶体管的第一金属层进行隔离。依照本专利技术的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，隔离结构可包括场氧化层与第一介电层中的至少一者。依照本专利技术的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，在进行电性测试时，第一晶体管与第二晶体管之间的电流路径可包括在阱区与基底结构之间的正向偏压(forwardbias)。依照本专利技术的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，在进行电性测试时，第一晶体管与第二晶体管之间的电流路径可包括在阱区与基底结构之间的正向偏压与反向偏压(reversebias)。依照本专利技术的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，第一晶体管的阱区与第二晶体管的阱区之间的距离可大于基底结构与第二金属层的总厚度。依照本专利技术的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，第一晶体管与第二晶体管可并联连接。依照本专利技术的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，第一晶体管与第二晶体管可彼此对称(symmetrical)或非对称(asymmetrical)。依照本专利技术的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，基底结构可包括硅基底与设置于硅基底上的外延层。依照本专利技术的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，阱区可位于外延层中。依照本专利技术的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，第二掺杂区可位于硅基底中。依照本专利技术的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，第二掺杂区与阱区可彼此分离。依照本专利技术的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，还可包括保护层。保护层设置于第一金属层上。依照本专利技术的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，保护层可暴露出第一晶体管的第一金属层的一部分与第二晶体管的第一金属层的一部分。依照本专利技术的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，还可包括第一栅极接垫与第二栅极接垫。第一栅极接垫电连接至第一晶体管的沟槽式栅极。第二栅极接垫电连接至第二晶体管的沟槽式栅极。依照本专利技术的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，保护层可暴露出第一栅极接垫的一部分与第二栅极接垫的一部分。依照本专利技术的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，第一晶体管与第二晶体管分别还可包括第二介电层。第二介电层设置于沟槽式栅极与基底结构之间。依照本专利技术的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，第一晶体管与第二晶体管分别还可包括第三介电层。第三介电层设置于沟槽式栅极与第一金属层之间。依照本专利技术的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，还可包括第三掺杂区。第三掺杂区具有第二导电型，且位于阱区中。基于上述，在本专利技术的功率金属氧化物半导体场效晶体管中，由于第一晶体管的阱区与第二晶体管的阱区彼此分离，因此在对功率金属氧化物半导体场效晶体管进行电性测试时，可仅使用位于相同的第一表面上的第一金属层来完成测试。如此一来，即使对晶片进行薄化，薄化的晶片亦可在晶片阶段完成电性测试。由此，可在晶片阶段就预先找出故障或有问题的芯片，无需等到芯片封装后再进行测试，因此可降低在对功率金属氧化物半导体场效晶体管进行测试时的循环时间(cycletime)与测试成本。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。附图说明图1为本专利技术一实施例的功率金属氧化物半导体场效晶体管的上视图；图2为沿图1中的I-I’剖面线的剖视图。符号说明100：功率金属氧化物半导体场效晶体管102a、102b：晶体管104：基底结构104a：硅基底104b：外延层106：阱区108：沟槽式栅极110：掺杂区112：金属层114：掺杂区116：金属层118、120、122b：介电层122：隔离结构122a：场氧化层124：保护层126：掺杂区128、130：栅极接垫CP：电流路径D1：距离T1：总厚度S1、S2：表面具体实施方式图1为本专利技术一实施例的功率金属氧化物半导体场效晶体管的上视图。图2为沿图1中的I-I’剖面线的剖视图。请参照图1与图2，功率金属氧化物半导体场效晶体管100包括晶体管102a与晶体管102b。晶体管102a与晶体管102b可并联连接，而在等效电路上作为单一个晶体管使用。晶体管102a与晶体管102b可彼此对称或非对称。在此实施例中，晶体管102a与晶体管102b是以结构上彼此对称来进行说明，但本专利技术并不以此为限。晶体管102a与晶体管102b分别包括基底结构104、阱区106、至少一个沟槽式栅极108、多个掺杂区110、金属层112、掺杂区114与金属层116，且还可包括介电层118与介电层120。在下文中，第一导电型与第二导电型表示不同导电型。详细来说，第一导电型可为N型与P型中的一者，且第二导电型可为N型与P型中的另一者。在此实施例中，第一导电型是以N型为例来进行说明，且第二导电型是以P型为本文档来自技高网...

【技术保护点】
1.一种功率金属氧化物半导体场效晶体管，其特征在于，包括：第一晶体管与第二晶体管，分别包括：基底结构，具有第一导电型；阱区，具有第二导电型，且位于所述基底结构中；至少一个沟槽式栅极，设置于所述阱区中；多个第一掺杂区，具有所述第一导电型，且设置于所述至少一个沟槽式栅极两侧的所述阱区中；第一金属层，设置于所述基底结构的第一表面上，且电连接于所述多个第一掺杂区；第二掺杂区，具有所述第一导电型，且设置于所述阱区下方的所述基底结构中；以及第二金属层，设置于所述基底结构的相对于所述第一表面的第二表面上，且电连接于所述第二掺杂区，其中所述第一晶体管的所述阱区与所述第二晶体管的所述阱区彼此分离，且所述第一晶体管与所述第二晶体管共用所述第二掺杂区与所述第二金属层。

【技术特征摘要】
1.一种功率金属氧化物半导体场效晶体管，其特征在于，包括：第一晶体管与第二晶体管，分别包括：基底结构，具有第一导电型；阱区，具有第二导电型，且位于所述基底结构中；至少一个沟槽式栅极，设置于所述阱区中；多个第一掺杂区，具有所述第一导电型，且设置于所述至少一个沟槽式栅极两侧的所述阱区中；第一金属层，设置于所述基底结构的第一表面上，且电连接于所述多个第一掺杂区；第二掺杂区，具有所述第一导电型，且设置于所述阱区下方的所述基底结构中；以及第二金属层，设置于所述基底结构的相对于所述第一表面的第二表面上，且电连接于所述第二掺杂区，其中所述第一晶体管的所述阱区与所述第二晶体管的所述阱区彼此分离，且所述第一晶体管与所述第二晶体管共用所述第二掺杂区与所述第二金属层。2.如权利要求1所述的功率金属氧化物半导体场效晶体管，其特征在于，所述至少一个沟槽式栅极电性绝缘于所述阱区、所述多个第一掺杂区与所述第一金属层。3.如权利要求1所述的功率金属氧化物半导体场效晶体管，其特征在于，还包括隔离结构，其中所述隔离结构设置于所述第一晶体管与所述第二晶体管之间，将所述第一晶体管与所述第二晶体管之间相邻的所述多个第一掺杂区进行隔离，且将所述第一晶体管的所述第一金属层与所述第二晶体管的所述第一金属层进行隔离。4.如权利要求3所述的功率金属氧化物半导体场效晶体管，其特征在于，所述隔离结构包括场氧化层与第一介电层中的至少一者。5.如权利要求1所述的功率金属氧化物半导体场效晶体管，其特征在于，在进行电性测试时，所述第一晶体管与所述第二晶体管之间的电流路径包括在所述阱区与所述基底结构之间的正向偏压。6.如权利要求1所述的功率金属氧化物半导体场效晶体管，其特征在于，在进行电性测试时，所述第一晶体管与所述第二晶体管之间的电流路径包括在所述阱区与所述基底结构之间的正向偏压与反向偏压。7.如权利要求1所述的功率金属氧化物半导体场效晶体管，其特征在于，所述第一晶体管的所述阱区与所述第二晶体管的所述阱区之间的距离大于所述基底结构与所述第二金属层的总厚度。8.如权利要求1所述的功率金属氧...

【专利技术属性】
技术研发人员：李绍谦，林宏泽，王珑智，王圣元，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾,71