3D存储器件及其制造方法技术

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：衬底；位于所述衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；贯穿所述栅叠层结构的多个沟道柱，所述多个沟道柱包括：芯部，所述芯部包括含有钝化元素的填充层；围绕所述芯部的沟道层，所述沟道层含有所述钝化元素。该3D存储器件中，由于填充层位于沟道柱内部，从而钝化元素能在相应的沟道柱的沟道层中扩散。与在沟道外部设置钝化元素源的技术方案相比，避免了因后端线和叠层结构阻挡钝化元素的扩散而导致的钝化元素无法有效地扩散到沟道层的问题，从而提高3D存储器件的良率和可靠性。

3D Memory Device and Its Manufacturing Method

This application discloses a 3D memory device and its manufacturing method. The 3D memory device includes: a substrate; a gate-stacked structure located above the substrate, which comprises alternately stacked multiple gate conductors and multiple interlayer insulation layers; a plurality of channel pillars running through the gate-stacked structure, which comprises a core comprising a filling layer containing passivation elements; and a channel layer surrounding the core comprising the channel layer. The channel layer contains the passivation element. In the 3D memory device, the passivation element can diffuse in the channel layer of the corresponding channel column because the filling layer is located inside the channel column. Compared with the technical scheme of setting passivation element source outside the channel, it avoids the problem that passivation elements can not effectively diffuse to the channel layer due to the back end line and stacked structure blocking the diffusion of passivation elements, thus improving the yield and reliability of 3D memory devices.

【技术实现步骤摘要】
3D存储器件及其制造方法
本专利技术涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。
技术介绍
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用沟道柱结构形成具有存储功能的存储单元串。沟道柱中包括沟道层，沟道层例如为多晶硅和/或非晶硅。在沟道层中存在表面硅悬键、内部晶界和晶内缺陷，因此在沟道柱制程结束后，需要对沟道柱中的沟道层进行钝化，用以去除沟道层中的缺陷。通常采用等离子增强的氮化硅(PlasmaEnhanced-SiN,PE-SiN)作为钝化元素源，采用热退火的方法，对沟道层进行钝化。现有技术中，在半导体结构表面形成PE-SiN作为钝化元素源，对沟道层进行钝化，钝化元素需要通过后端线(BackEndoftheLine,BEOL)和叠层结构扩散到沟道层，会出现钝化元素无法扩散到沟道层的问题。期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。
技术实现思路
鉴于上述问题，本专利技术的目的在于提供一种3D存储器件及其制造方法，其中，在多个沟道柱中的至少一个沟道柱中填充有用于钝化的填充层，所述填充层含有钝化元素，从而钝化元素能充分扩散到沟道层。根据本专利技术的一方面，提供一种3D存储器件，包括：衬底；位于所述衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；贯穿所述栅叠层结构的多个沟道柱，所述多个沟道柱包括：芯部，所述芯部包括含有钝化元素的填充层；围绕所述芯部的沟道层，所述沟道层含有所述钝化元素。优选地，所述钝化元素包括氢和/或重氢。优选地，所述沟道层与所述填充层邻接。优选地，还包括：氧化层，所述氧化层位于所述沟道层与所述填充层之间。优选地，所述填充层包括氮化硅。优选地，所述沟道层包括非晶硅和/或多晶硅。优选地，在所述沟道柱的底部还包括外延层，所述沟道层与所述外延层接触。优选地，所述填充层含有气隙。根据本专利技术的另一方面，提供一种3D存储器件的制造方法，包括：形成位于衬底上方的叠层结构，所述叠层结构包括间隔设置的多个层间绝缘层；形成贯穿所述叠层结构的多个沟道柱，所述沟道柱包括填充层以及围绕所述填充层的沟道层，所述填充层含有钝化元素；进行热处理，以使所述填充层内的所述钝化元素扩散至所述沟道层。优选地，进行热处理的方法包括热退火处理。优选地，所述沟道层与所述填充层邻接。优选地，还包括：形成氧化层，所述氧化层位于所述沟道层与所述填充层之间。优选地，所述填充层包括氮化硅，所述钝化元素包括氢和/或重氢。优选地，所述沟道层包括非晶硅和/或多晶硅。优选地，还包括：形成位于所述沟道柱底部的外延层，所述沟道层与所述外延层接触。优选地，所述填充层含有气隙。本专利技术提供的3D存储器件及其制造方法，在衬底上方形成包括交替堆叠的栅极导体和层间绝缘层的叠层结构，并形成贯穿该叠层结构的沟道柱，通过在沟道柱的芯部形成用于钝化的填充层(填充层含有钝化元素)，对沟道柱内部的沟道层进行热退火，钝化元素与沟道层中的硅悬键结合，从而去除沟道层中的缺陷。由于填充层位于沟道柱内部，从而钝化元素能在相应的沟道柱的沟道层中扩散。与在沟道外部设置钝化元素源的技术方案相比，避免了因后端线和叠层结构阻挡钝化元素的扩散而导致的钝化元素无法有效地扩散到沟道层的问题，从而提高3D存储器件的良率和可靠性。进一步地，通过在沟道柱的芯部形成用于钝化的填充层，使钝化元素能进一步地充分扩散到沟道层中，不会出现钝化元素扩散不足而导致的沟道层钝化不充分的问题，从而提高3D存储器件的良率和可靠性。进一步地，通过在多个沟道柱的芯部均形成用于钝化的填充层，从而钝化元素能在每个沟道柱的沟道层中均匀扩散，整个晶片的沟道柱能均匀地钝化，不会出现位于晶片各处的沟道层钝化不均匀的问题，从而提高3D存储器件的良率和可靠性。进一步地，该3D存储器件的芯部用用于钝化的填充层代替氧化硅，省去了芯部原有的氧化硅，简化了制造工艺，节约了生产成本。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中：图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。图2示出3D存储器件的透视图。图3示出根据现有技术的3D存储器件的截面图。图4示出根据本专利技术第一实施例的3D存储器件的截面图。图5示出根据本专利技术第二实施例的3D存储器件的截面图。图6a至6g示出本专利技术第一实施例的3D存储器件制造方法的各个阶段的截面图。具体实施方式以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本专利技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。现有技术中，在半导体结构表面形成PE-SiN作为钝化元素源，对沟道层进行钝化，钝化元素需要通过后端线(BackEndoftheLine,BEOL)和叠层结构扩散到位于沟道柱中的沟道层，会出现钝化元素无法扩散到沟道层的问题。随着3D存储器件的存储密度不断增大，沟道柱的密度也在不断增加，位于半导体结构表面的钝化元素源可能无法使钝化元素充分扩散到沟道层，从而出现沟道层无法充分钝化的问题。进一步地，由于晶片在各处的结构不完全相同，半导体结构表面的钝化元素源在钝化元素扩散时，很可能出现钝化元素沿整个晶片扩散不均匀的问题，从而引起晶片在各处的不均匀钝化的问题。本申请的专利技术人注意到上述影响3D存储器件的良率和可靠性的问题，因而提出进一步改进的3D存储器件及其制造方法。本专利技术可以各种形式呈现，以下将描述其中一些示例。图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该本文档来自技高网...

【技术保护点】
1.一种3D存储器件，包括：衬底；位于所述衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；贯穿所述栅叠层结构的多个沟道柱，所述多个沟道柱包括：芯部，所述芯部包括含有钝化元素的填充层；围绕所述芯部的沟道层，所述沟道层含有所述钝化元素。

【技术特征摘要】
1.一种3D存储器件，包括：衬底；位于所述衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；贯穿所述栅叠层结构的多个沟道柱，所述多个沟道柱包括：芯部，所述芯部包括含有钝化元素的填充层；围绕所述芯部的沟道层，所述沟道层含有所述钝化元素。2.根据权利要求1所述的3D存储器件，其中，所述钝化元素包括氢和/或重氢。3.根据权利要求1所述的3D存储器件，其中，所述沟道层与所述填充层邻接。4.根据权利要求1所述的3D存储器件，还包括：氧化层，所述氧化层位于所述沟道层与所述填充层之间。5.根据权利要求1所述的3D存储器件，其中，所述填充层包括氮化硅。6.根据权利要求1所述的3D存储器件，其中，所述沟道层包括非晶硅和/或多晶硅。7.根据权利要求1所述的3D存储器件，其中，在所述沟道柱的底部还包括外延层，所述沟道层与所述外延层接触。8.根据权利要求1所述的3D存储器件，其中，所述填充层含有气隙。9.一种3D存储...

【专利技术属性】
技术研发人员：赵月新，刘峻，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42