感应电路及其内存宏码制造技术

本发明专利技术提出一感应电路，其包括第一感应端、第二感应端、第二接地端，以及第二接地端。第一感应端通过一位线连接至内存宏码的晶体管的源极。第二感应端其通过一电阻存储装置至源线，电性连接至该内存宏码的晶体管的漏极，且不连续地连接至该接地电压。该第一接地端是当作第一感应端的电压的参考电压。该第二接地端是当作第二感应端的电压的参考电压。感应电路依据第一感应端以及第二感应端之间的电压差异输出一感应信号。

Induction Circuit and Its Memory Macro Code

The invention provides an induction circuit, which comprises a first induction terminal, a second induction terminal, a second grounding terminal and a second grounding terminal. The first inductor is connected to the source of the transistor of the memory macrocode through a one-bit line. The second inductor is electrically connected to the drain of the transistor with the memory macrocode through a resistance storage device to the source line, and is discontinuously connected to the ground voltage. The first ground terminal is the reference voltage of the voltage used as the first induction terminal. The second grounding terminal is the reference voltage of the voltage used as the second induction terminal. The induction circuit outputs an induction signal according to the voltage difference between the first induction terminal and the second induction terminal.

【技术实现步骤摘要】
感应电路及其内存宏码
本专利技术涉及一种用于内存的感应电路，特别涉及一种用于高速且低功率的内存的感应电路。
技术介绍
现今多种新推出的存储装置，带来更快的执行速度与低功率，取代市场上闪存。这些新兴存储装置主要类似电性可编程电阻，其电阻可依据被施加的电压与电流改变。举例来说，磁阻随机存取内存(magnetoresistiverandomaccessmemory,MRAM)是通过改变一磁性隧道接面(magnetictunneljunction,MTJ)中的磁矩方向来存储数据，其包括被一隧穿阻隔(tunnelingbarrier)分开的两磁性层。若该两层的磁矩方向相同，则该磁阻随机存取内存会呈现一低电阻态(低电阻态,LRS)；若该两层的磁矩方向相反，则该磁阻随机存取内存会呈现一高电阻态(highresistivestate,HRS)。同样地，其他电阻存储装置也具存储单元的不同阻抗态，也就是该低、高电阻态。请参照图1，图1是一内存宏码中所使用的一晶体管以及一电阻存储装置示意图。一般来说，如图1所示，一存储单元包括至少一晶体管T以及一电阻R，其中一个晶体管以及一个电阻存储装置的结构也称作1T-1R单元。在图1中，该晶体管T的一漏极通过该电阻存储装置R连接至一位线BL。该晶体管T的栅极连接至一字线WL，该晶体管T的源极连接至一源线SL。该晶体管T由所要的字线WL所选择，该字线WL则会开启该晶体管T以让该存储装置连接至该源线SL以及位线BL。一般来说，该源线SL连接至一接地电压。该感应电路用于该存储单元且能检测该位线BL的电压以决定该存储装置的状态。随着技术的发展，延伸的多样性以及装置电阻带来的不只是更长的读取时间，也使得更大的功率被花在耗时变多的数据线。因此，需要提出一种感应方法来达到高速且节能的感应。在该实施例中，一种用于图1中该存储单元的感应方法是通过重复使用位线BL的读取电流，以在该源线SL上产生一不同的电压摆动。该位线BL的电压以及该源线SL的电压被结合用于一更大的感应信号。为获同样的信号大小余量，位线BL上需要有较小的电压摆动，以达到减少读取时间与功率的目的。
技术实现思路
本专利技术提出一感应电路，该感应电路电性连接至一存储单元。该存储单元包括一晶体管以及一电阻存储装置。该感应电路包括一第一感应端，其通过连至一位线的该电阻存储装置至一位线，电性连接至该晶体管的一漏极，其中，该第一感应端不连续地连接至一预充电电压；一第二感应端，其通过一源线电性连接至该晶体管的一源极，其中，该第二感应端不连续地连接至该接地电压；一第一接地端，其连接至一参考位线以及当作该第一感应端的一电压的一参考电压；以及一第二接地端，其连接至一参考源线以及当作该第二感应端的一电压的一参考电压。该感应电路针对该第二感应端以及该第二接地端之间的该电压差异，依据该第一感应端以及该第一接地端之间的一电压差异，输出一感应信号。当该感应电路在一初始状态时，该第一感应端以及该第一接地端被连接至一预充电电压，且该第二感应端与该第二接地端被连接至该接地电压。在信号发展期间，该第一感应端、该第二感应端、该第一接地端以及该第二接地端是被浮接的。本专利技术提出一内存宏码，其包括一主控制模块；一输入输出驱动器；一存储单元数组，其包括多个存储单元，每一存储单元包括一晶体管以及一电阻存储装置；一X轴译码器，其电性连接至该主控制模块，以接收至少一X轴方向控制信号；一Y轴多工器，其电性连接至该主控制模块，以接收至少一Y轴方向控制信号；以及一读取/写入电路，其包括多个感应电路，其中，该读取/写入电路通过该Y轴多工器电性连接至该存储单元数组，并电性连接至该输入输出驱动器。该感应电路是电性连接至一存储单元，该感应电路包括：一第一感应端，其通过连至一位线的该电阻存储装置，电性连接至该晶体管的一漏极，且不连续地连接至一预充电电压；一第二感应端，其通过一源线电性连接至该晶体管的一源极，且不连续地连接至一参考电压；一第一接地端，当作该第一感应端的一电压的一参考；以及一第二接地端，当作该第二感应端的一电压的一参考。该感应电路针对该第二感应端以及该第二接地端之间的该电压差异，依据该第一感应端以及该第一接地端之间的一电压差异，输出一感应信号。当该感应电路在一初始状态时，该第一感应端以及该第一接地端被连接至一预充电电压，而该第二感应端以及该第二接地端被连接至该接地电压。在信号发展期间，该第一感应端、该第二感应端、该第一接地端以及该第二接地端是被浮接的。承上，本专利技术的感应电路使用了两个浮接输入端以及两个参考端(总共四个电压端)来检测该存储单元的高电阻态的电阻以及该低电阻态的电阻，以提升读取速度并降低功率。更进一步地，本专利技术的该感应电路也能减少读取期间的电压，以减少干扰。上述实施例可参照为双数据线(dual-dataline,DDL)方法。为使能更进一步了解本专利技术的特征及
技术实现思路
，请参阅以下有关本专利技术的详细说明与附图，然而所提供的附图仅用于提供参考与说明，并非用来对本专利技术加以限制。附图说明图1是包括一存储装置中使用的一晶体管以及一电阻存储装置的一存储单元的示意图。图2是本专利技术一实施例的一存储装置示意图。图3是本专利技术一实施例的一感应电路示意图。图4是本专利技术该实施例与传统的读取操作期间的波形示意图。图5A～图5B是本专利技术在图4中的读取波形的等式清单。图6A～图6D是本专利技术一实施例的一感应放大器示意图。图7是本专利技术一实施例将一感应余量当作时间函数的一仿真结果。图8是本专利技术一实施例将该感应余量当作R比值函数的一仿真结果。图9是本专利技术一实施例将该双数据线感应电路的该感应时间当作R比值函数的一仿真结果。图10是本专利技术一实施例将该双数据线感应电路的该感应功率当作R比值函数的一仿真结果。图11是本专利技术一实施例将该双数据线感应电路的该感应良率当作BL发送时间函数的一仿真结果。具体实施方式以上所公开的内容仅为本专利技术的优选可行实施例，并非因此局限本专利技术的权利要求的保护范围，故凡运用本专利技术说明书及附图内容所做的等效技术变化，均包含于本专利技术的权利要求的保护范围内。请参照图2与图3，图2是本专利技术一实施例的一存储宏码示意图，而图3是本专利技术一实施例的一感应电路示意图。请参照图2，一存储装置1包括一主控制模块10，一X轴译码器12，一输入输出驱动器13，一读取/写入电路14，一Y轴多工器15，以及一存储单元数组16。在该实施例中，该存储单元数组16包括多个存储单元160。在该实施例中，该读取/写入电路14包括多个感应电路140a以及多个写入驱动器(无图标)。每一感应电路140a以及每一写入驱动器(无图标)分别通过该Y轴多工器15电性连接至至少一存储单元160。该X轴译码器12电性连接至该主控制模块10，以接收至少一X轴方向控制信号，来选择至少一该存储单元160。该Y轴多工器15电性连接至该主控制模块10，以接收至少一Y轴方向控制信号，来对至少一存储单元160读取或写入。请参照图3，该感应电路140a是一感应放大器，其包括一第一感应端P+、一第二感应端P-、一第一接地端N+以及一第二接地端N-。在该实施例中，该感应电路140a电性连接至一存储单元160。该存储单元160包括，通过一位线以及一源线，一晶体管T1以及一电阻存储装置R1。本文档来自技高网...

【技术保护点】
1.一种感应电路，该感应电路是电性连接至一存储单元，该存储单元包括一晶体管以及一电阻存储装置，其特征在于，该感应电路包括：一第一感应端，其通过连至一位线的该电阻存储装置，电性连接至该晶体管的一漏极，其中，该第一感应端不连续地连接至一预充电电压；一第二感应端，其通过一源线电性连接至该晶体管的一源极，其中，该第二感应端不连续地连接至该接地电压；一第一接地端，其连接至一参考位线且当作该第一感应端的一电压的一参考电压；以及一第二接地端，其连接至一参考源线且当作该第二感应端的一电压的一参考电压；其中，当该感应电路在一初始状态时，该第一感应端以及该第一接地端被连接至一预充电电压，以及该第二感应端与该第二接地端被连接至该接地电压，在信号发展期间，该第一感应端、该第二感应端、该第一接地端以及该第二接地端是被浮接的；其中，该感应电路针对该第二感应端以及该第二接地端之间的该电压差异，依据该第一感应端以及该第一接地端之间的一电压差异，输出一感应信号。

【技术特征摘要】
2017.09.28 US 15/718,3121.一种感应电路，该感应电路是电性连接至一存储单元，该存储单元包括一晶体管以及一电阻存储装置，其特征在于，该感应电路包括：一第一感应端，其通过连至一位线的该电阻存储装置，电性连接至该晶体管的一漏极，其中，该第一感应端不连续地连接至一预充电电压；一第二感应端，其通过一源线电性连接至该晶体管的一源极，其中，该第二感应端不连续地连接至该接地电压；一第一接地端，其连接至一参考位线且当作该第一感应端的一电压的一参考电压；以及一第二接地端，其连接至一参考源线且当作该第二感应端的一电压的一参考电压；其中，当该感应电路在一初始状态时，该第一感应端以及该第一接地端被连接至一预充电电压，以及该第二感应端与该第二接地端被连接至该接地电压，在信号发展期间，该第一感应端、该第二感应端、该第一接地端以及该第二接地端是被浮接的；其中，该感应电路针对该第二感应端以及该第二接地端之间的该电压差异，依据该第一感应端以及该第一接地端之间的一电压差异，输出一感应信号。2.如权利要求1所述的感应电路，其特征在于，其中该第一感应端的电压是由下列一阶近似法中的等式得到：其中，该VBL_DDL是该第一感应端的电压，VREAD是一直流电压源，CBL是该位线的一电容，CSL是该源线一电容，且CX＝(CBL*CSL)/(CBL+CSL)，以及RCELL是该存储单元的一电阻。3.如权利要求2所述的感应电路，其特征在于，其中该感应端的电压是由以下等式得到：其中，该VSL_DDL是该第二感应端的电压，VREAD是一直流电压源，CBL是该位线的一电容，CSL是该源线的一电容，CX＝(CBL*CSL)/(CBL+CSL)，RCELL是该存储单元的一电阻。4.如权利要求1所述的感应电路，其特征在于，其中该存储单元的该晶体管的一栅极电性连接至一字线。5.如权利要求1所述的感应电路，其特征在于，其中该感应电路是一放大器，其针对该第二感应端以及该第二接地端之间的该电压差异，计算该第一感应端以及该第一接地端之间的该电压差异。6.一内存宏码，其特征在于，包括：一主控制模块；一输入输出驱动器；一存储单元数组，其包括多个存储单元，每一存储单元包括一晶体管以及一电阻存储装置；一X轴译码器，其电性连接至该主控制模块，以接收至少一X轴方向控制信号；一Y轴多工...

【专利技术属性】
技术研发人员：李岳陞，李豪哲，王康隆，
申请(专利权)人：赢世通股份有限公司，
类型：发明
国别省市：美国,US