电阻变化型存储器制造技术

实施方式提供一种能够提高可靠性的电阻变化型存储器。实施方式的电阻变化型存储器包含：存储单元，设置在第1及第2位线与字线之间；第1晶体管，设置在第1位线与衬底(90)之间，且连接在选择栅极线(SGa)；第2晶体管，设置在第2位线与衬底(90)之间，且连接在选择栅极线(SGb)；以及第3晶体管，连接在与第1选择栅极线(SGa)相邻的虚设选择栅极线(DSG)。在选择了选择栅极线(SGa)的情况下，将电压VSG施加至选择栅极线(SGa)，将电压VSGA(＜VSG)施加至虚设选择栅极线(DSG)。在选择了选择栅极线(SGb)的情况下，将电压VSGA或电压VSGU施加至选择栅极线(SGa)，将电压VSGU施加至虚设选择栅极线(DSG)。

【技术实现步骤摘要】
电阻变化型存储器[相关申请案]本申请案享有以日本专利申请案2017-178874号(申请日：2017年9月19日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
本专利技术的实施方式涉及一种电阻变化型存储器。
技术介绍
作为新的存储器元件，像ReRAM(resistiverandomaccessmemory，电阻式随机存取存储器)及PCRAM(programmableconductorrandomaccessmemory，可编程导体随机存取存储器)一样的电阻变化型存储器的开发及研究正在推进。
技术实现思路
实施方式提供一种能够提高可靠性的电阻变化型存储器。实施方式的电阻变化型存储器包含：衬底；第1及第2位线，在相对于所述衬底的表面垂直的第1方向延伸，在相对于所述衬底的表面平行的第2方向相邻；第1及第2字线，在相对于所述衬底的表面平行的第3方向延伸；第1存储单元，设置在所述第1位线与所述第1字线之间；第2存储单元，设置在所述第2位线与所述第2字线之间；第1选择晶体管，设置在所述第1位线与所述衬底之间，且具有第1通道部及连接在第1选择栅极线的第1栅极；第2选择晶体管，设置在所述第2位线与所述衬底之间，且具有第2通道部及连接在第2选择栅极线的第2栅极；以及第3选择晶体管，连接于在所述第2方向与所述第1选择栅极线相邻的虚设选择栅极线，且具有第3栅极；在选择了所述第1选择栅极线的情况下，将第1电压施加至所述第1选择栅极线，将小于所述第1电压的第2电压施加至所述虚设选择栅极线，在选择了所述第2选择栅极线的情况下，将所述第1电压施加至所述第2选择栅极线，将所述第2电压或所述第2电压以下的第3电压施加至所述第1选择栅极线，将所述第3电压施加至所述虚设选择栅极线。附图说明图1是表示实施方式的电阻变化型存储器的构成例的框图。图2是表示实施方式的电阻变化型存储器的存储单元阵列的构成例的图。图3是表示实施方式的电阻变化型存储器的存储单元阵列的构成例的鸟瞰图。图4是表示实施方式的电阻变化型存储器的存储单元阵列的构成例的电路图。图5是表示实施方式的电阻变化型存储器的存储单元阵列的结构例的俯视图。图6是表示实施方式的电阻变化型存储器的存储单元阵列的结构例的剖视图。图7是表示第1实施方式的电阻变化型存储器的电路构成的一例的示意图。图8是表示第1实施方式的电阻变化型存储器的电路构成的一例的示意图。图9是用来说明第1实施方式的电阻变化型存储器的动作例的示意图。图10是用来说明第1实施方式的电阻变化型存储器的动作例的示意图。图11是用来说明第1实施方式的电阻变化型存储器的动作例的示意图。图12是用来说明第1实施方式的电阻变化型存储器的动作例的示意图。图13是表示第2实施方式的电阻变化型存储器的电路构成的一例的示意图。图14是表示第2实施方式的电阻变化型存储器的电路构成的一例的示意图。图15是表示第3实施方式的电阻变化型存储器的结构例的剖视图。图16是表示第4实施方式的电阻变化型存储器的结构例的鸟瞰图。图17是表示第4实施方式的电阻变化型存储器的结构例的俯视图。具体实施方式参照图1至图17，对实施方式的电阻变化型存储器进行说明。以下，一面参照附图，一面对本实施方式详细地进行说明。在以下的说明中，对具有相同的功能及构成的要素标注相同符号。另外，在以下的各实施方式中，在末尾标注有伴随用来区别化的数字/英文的参照符号(例如，字线WL或位线BL、各种电压及信号等)的构成要素在也可以不相互区别的情况下，使用将末尾的数字/英文省略的记载(参照符号)。(1)第1实施方式参照图1至图12，对第1实施方式的电阻变化型存储器的构成及动作进行说明。(a)构成例参照图1至图8，对本实施方式的电阻变化型存储器的构成例进行说明。图1是表示本实施方式的电阻变化型存储器的构成例的框图。如图1所示，本实施方式的电阻变化型存储器包含：存储单元阵列11、字线控制电路12、选择栅极线控制电路13、全局位线控制电路14、读出放大器电路15、及电压产生电路16、及控制电路17。存储单元阵列11包含多个存储单元。存储单元阵列11包含多条字线WL、多条位线、多条选择栅极线SG、及多条全局位线GBL。存储单元连接在字线WL及位线BL。位线经由选择晶体管的电流路径，连接在全局位线GBL。选择晶体管的栅极连接在选择栅极线SG。存储单元阵列11包含虚设字线DWL及虚设选择栅极线DSG。关于存储单元阵列11的内部构成将在下文叙述。字线控制电路12控制多条字线WL。字线控制电路12控制多条字线WL的活化及非活化。字线控制电路12控制字线WL的电位。由此，字线控制电路12与存储单元阵列11的行相关，能够将特定的存储单元设定为选择状态。字线控制电路12控制虚设字线DWL的电位。例如，字线控制电路12包含字线解码电路及字线驱动器等。选择栅极线(SG)控制电路13控制多条选择栅极线SG。选择栅极线控制电路13控制选择栅极线SG的电位。选择栅极线控制电路13通过控制多条选择栅极线SG的活化及非活化，能够将特定的位线BL电连接在特定的全局位线GBL。选择栅极线控制电路13能够控制虚设选择栅极线DSG的电位。例如，选择栅极线控制电路13包含选择栅极线解码电路等。全局位线(GBL)控制电路14控制多条全局位线GBL。全局位线控制电路14控制全局位线GBL的电位。全局位线控制电路14控制多条全局位线GBL的活化及非活化。由此，全局位线控制电路14与存储单元阵列11的列相关，能够将特定的存储单元设定为选择状态。例如，全局位线控制电路14包含全局位线解码电路及全局位线驱动器等。读出放大器电路15从存储单元阵列11读出数据。例如，在读出动作时，将选择状态的存储单元的输出信号输出至全局位线GBL。读出放大器电路15将全局位线GBL上的信号读出，并将已经读出的信号放大。读出放大器电路15基于已经取得的信号，判别存储单元所保持的数据。例如，读出放大器电路15也可以具有缓冲器电路(缓冲器功能)。此外，读出放大器电路15在写入动作时，也存在为了控制全局位线GBL及位线的电位而驱动的情况。电压产生电路16产生相对于存储单元阵列11的写入动作、读出动作及删除动作用的各种电压。电压产生电路16将已经产生的各种电压供给至字线控制电路12、选择栅极线控制电路13、及全局位线控制电路14等。控制电路17根据电阻变化型存储器10的动作，控制其它的电路12～16的动作。控制电路17例如包含逻辑控制电路、I/O(input/output，输入/输出)电路(输入输出电路)、解码电路及寄存器电路等。控制电路17从存储器控制器(未图示)接收控制信号CNT及地址ADR。在控制电路17与存储器控制器之间传送数据DT。控制电路17基于控制信号(及指令)CNT，执行相对于存储单元阵列11的动作。控制电路17将地址ADR(或，地址的解码结果)供给至字线控制电路12、选择栅极线控制电路13、及全局位线控制电路14。基于地址ADR的解码结果，字线控制电路12、选择栅极线控制电路13及全局位线控制电路14控制存储单元阵列11的字线WL、选择栅极线SG、及全局位线GBL的活化及非活化。在写入动作时，将数据DT写入至已经选择的存储单元。在本文档来自技高网...

【技术保护点】
1.一种电阻变化型存储器，其特征在于具备：衬底；第1及第2位线，在相对于所述衬底的表面垂直的第1方向延伸，在相对于所述衬底的表面平行的第2方向相邻；第1及第2字线，在相对于所述衬底的表面平行的第3方向延伸；第1存储单元，设置在所述第1位线与所述第1字线之间；第2存储单元，设置在所述第2位线与所述第2字线之间；第1选择晶体管，设置在所述第1位线与所述衬底之间，且具有第1通道部及连接在第1选择栅极线的第1栅极；第2选择晶体管，设置在所述第2位线与所述衬底之间，且具有第2通道部及连接在第2选择栅极线的第2栅极；以及第3选择晶体管，连接于在所述第2方向与所述第1选择栅极线相邻的虚设选择栅极线，且具有第3栅极；且在选择了所述第1选择栅极线的情况下，将第1电压施加至所述第1选择栅极线，将小于所述第1电压的第2电压施加至所述虚设选择栅极线，在选择了所述第2选择栅极线的情况下，将所述第1电压施加至所述第2选择栅极线，将所述第2电压或所述第2电压以下的第3电压施加至所述第1选择栅极线，将所述第3电压施加至所述虚设选择栅极线。

【技术特征摘要】
2017.09.19 JP 2017-1788741.一种电阻变化型存储器，其特征在于具备：衬底；第1及第2位线，在相对于所述衬底的表面垂直的第1方向延伸，在相对于所述衬底的表面平行的第2方向相邻；第1及第2字线，在相对于所述衬底的表面平行的第3方向延伸；第1存储单元，设置在所述第1位线与所述第1字线之间；第2存储单元，设置在所述第2位线与所述第2字线之间；第1选择晶体管，设置在所述第1位线与所述衬底之间，且具有第1通道部及连接在第1选择栅极线的第1栅极；第2选择晶体管，设置在所述第2位线与所述衬底之间，且具有第2通道部及连接在第2选择栅极线的第2栅极；以及第3选择晶体管，连接于在所述第2方向与所述第1选择栅极线相邻的虚设选择栅极线，且具有第3栅极；且在选择了所述第1选择栅极线的情况下，将第1电压施加至所述第1选择栅极线，将小于所述第1电压的第2电压施加至所述虚设选择栅极线，在选择了所述第2选择栅极线的情况下，将所述第1电压施加至所述第2选择栅极线，将所述第2电压或所述第2电压以下的第3电压施加至所述第1选择栅极线，将所述第3电压施加至所述虚设选择栅极线。2.根据权利要求1所述的电阻变化型存储器，其特征在于：在已经选择的所述第2选择栅极线与所述第1选择栅极线相邻的情况下，将所述第2电压施加至所述第1选择栅极线，在已经选择的所述第2选择栅极线不与所述第1选择栅极线相邻的情况下，将所述第3电压施加至所述第1选择栅极线。3.根据权利要求1或2所述的电阻变化型存储器，其特征在于，还具备：第1电路，基...

【专利技术属性】
技术研发人员：犬塚雄贵，稻场恒夫，宫崎隆行，杉本刚士，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP