存储模块制造技术

存储模块包括：属于第一组的多个第一存储排；属于第二组的多个第二存储排；以及排映射电路，其适用于将第一存储排之中有缺陷的第一存储排映射到第二存储排之中无缺陷的第二存储排。

【技术实现步骤摘要】
存储模块相关申请的交叉引用本申请要求于2017年9月20日提交的申请号为10-2017-0121049的韩国专利申请的优先权，其全部内容通过引用并入本文。
本专利技术的示例性实施例涉及一种存储模块。
技术介绍
由于最近广泛使用诸如智能电话和平板PC(个人电脑)的移动通信终端，并且社交网络服务(SNS)和机器对机器(M2M)网络以及传感器网络的使用增加，因此数据量、产生数据的发生速率以及数据的多样性呈几何增加。为了处理大数据，不仅需要存储器的高数据速率，还需要较大数据储存容量的存储器件和包括存储器件的存储模块。当用作当前系统存储器的DIMM(双列直插式存储模块)型的存储模块被制造为具有大容量时，包括在存储模块中的存储器件的数量可以增加，这可能会导致更多的缺陷。因此，应付增加的缺陷数量的技术将是非常需要的。
技术实现思路
本专利技术的实施例针对一种即使在发生缺陷时也能够操作的存储模块。在根据本专利技术的一个实施例中，一种存储模块可以包括：属于第一组的多个第一存储排；属于第二组的多个第二存储排；以及排映射电路，其适用于：将所述第一存储排之中有缺陷的第一存储排映射到所述第二存储排之中无缺陷的第二本文档来自技高网...

【技术保护点】
1.一种存储模块，包括：属于第一组的多个第一存储排；属于第二组的多个第二存储排；以及排映射电路，其适用于将所述第一存储排之中有缺陷的第一存储排映射到所述第二存储排之中无缺陷的第二存储排。

【技术特征摘要】
2017.09.20 KR 10-2017-01210491.一种存储模块，包括：属于第一组的多个第一存储排；属于第二组的多个第二存储排；以及排映射电路，其适用于将所述第一存储排之中有缺陷的第一存储排映射到所述第二存储排之中无缺陷的第二存储排。2.根据权利要求1所述的存储模块，其中，向所述第一存储排之中所述有缺陷的第一存储排的时钟提供被阻止，以及其中，向所述第二存储排之中有缺陷的第二存储排的时钟提供被阻止。3.根据权利要求1所述的存储模块，其中，向所述第二存储排之中有缺陷的第二存储排和未用于映射的第二存储排的时钟提供被阻止。4.根据权利要求2所述的存储模块，还包括：多个时钟门控电路，其适用于控制向所述第一存储排和所述第二存储排的时钟提供。5.根据权利要求1所述的存储模块，还包括：串行存在检测SPD，其适用于向存储器控制器提供表示所述存储模块的总容量等于所述第一组的总容量的信息。6.根据权利要求1所述的存储模块，其中，所述排映射电路被包括在模块控制器中，并且所述模块控制器包括：错误校正码发生电路，其适用于：基于将要被编程到所述第一组和所述第二组的写入数据来产生将要与将要被编程到所述第一组和所述第二组的写入数据一起被储存的错误校正码；以及错误校正电路，其适用于：基于从所述第一组和所述第二组读取的所述错误校正码来校正从所述第一组和所述第二组读取的读取数据的错误。7.根据权利要求6所述的存储模块，其中，所述模块控制器还包括：命令缓冲电路，其适用于缓冲将要被传输到所述第一组和所述第二组的命令；以及地址缓冲电路，其适用于缓冲将要被传输到所述第一组和所述第二组的地址。8.根据权利要求6所述的存储模块，还包括：多个数据缓冲器，其适用于接收从存储器控制器传输的写入数据并且将接收到的写入数据传输到所述模块控制器，以及接收从所述模块控制器传输的读取数据并且将接收到的读取数据传输到所述存储器控制器。9.根据权利要求1所述的存储模块，其中，所述第一存储排和所述第二存储排中的每一个存储排包括多个存储器件。10.根据权利要求9所述的存储模块，其中，所...

【专利技术属性】
技术研发人员：金铉锡，韩在媛，河昌秀，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR