一种超结结构及其制作方法技术

本发明专利技术涉及一种超结结构及其制作方法，所述方法包括：提供第一导电类型的衬底，在所述衬底上形成第一导电类型的第一外延层；在所述第一外延层上表面形成沟槽掩膜层；对所述第一外延层进行第一刻蚀形成至少一个沟槽；在所述沟槽侧壁及所述沟槽掩膜层侧壁形成多晶硅层，进行对所述沟槽的第二刻蚀，当去除所述多晶硅层时停止所述第二刻蚀；在所述沟槽内填充多个第二导电类型的第二外延层，所述多个第二外延层自所述沟槽底部至顶部依次叠加，且多个第二外延层的浓度自所述沟槽底部至顶部依次降低。上述方法形成的所述超结结构可靠性高，电荷分布均匀。

A superjunction structure and its fabrication method

The present invention relates to a superjunction structure and its fabrication method, which includes: providing a first conductive type substrate on which a first conductive type epitaxy layer is formed; forming a groove mask layer on the surface of the first epitaxy layer; first etching of the first epitaxy layer to form at least one groove; and the groove side wall and the groove mask layer side. A polycrystalline silicon layer is formed on the wall, and the second etching of the groove is stopped when the polycrystalline silicon layer is removed; a plurality of second conductive epitaxy layers are filled in the groove, and the plurality of second epitaxy layers are superimposed from the bottom to the top of the groove, and the concentration of the plurality of second epitaxy layers decreases from the bottom to the top of the groove. The superjunction structure formed by the above method has high reliability and uniform charge distribution.

【技术实现步骤摘要】
一种超结结构及其制作方法
本专利技术涉及半导体
，具体的说是一种超结结构及其制作方法。
技术介绍
在半导体器件中，能够通过减小器件的导通电阻来减小功率损耗。而由于击穿电压与导通电阻成反比关系，所以当导通电阻减小时，会产生对击穿电压不利的影响。为了解决这一问题，引入了超结结构，其包括位于器件有源区一下的交替的P型区和N型区。超结结构中交替的P型区和N型区理想的处于电荷平衡状态，从而这些区在反向电压条件下相互耗尽，能够更好的耐击穿。现有的超结结构通常采用沟槽刻蚀技术，以当前的刻蚀技术来说，由于沟槽是通常采用一次刻蚀形成，对于超过30um的沟槽，刻蚀时间通常要超过2个小时，过长的刻蚀时间会导致沟槽侧壁残留的聚合物难以去除，整个沟槽侧壁的形貌陡直性较差，悬挂键较多，外延后缺陷增多，器件可靠性失效等问题。若采用分步刻蚀，由于第二次刻蚀时，沟槽侧壁残留有第一次刻蚀后的聚合物，因此两次刻蚀的横向钻蚀宽度是不同的，造成沟槽侧壁的陡直度非常差。
技术实现思路
本专利技术实施例提供了一种超结结构及其制作方法，所述超结结构可靠性高，电荷分布均匀。第一方面，本专利技术实施例提供了一种超结结构的制作方法，所述方法包括：提供第一导电类型的衬底，在所述衬底上形成第一导电类型的第一外延层；在所述第一外延层上表面形成沟槽掩膜层；对所述第一外延层进行第一刻蚀形成至少一个沟槽；在所述沟槽侧壁及所述沟槽掩膜层侧壁形成多晶硅层，进行对所述沟槽的第二刻蚀，当去除所述多晶硅层时停止所述第二刻蚀；在所述沟槽内填充多个第二导电类型的第二外延层，所述多个第二外延层自所述沟槽底部至顶部依次叠加，且多个第二外延层的浓度自所述沟槽底部至顶部依次降低。第二方面，本专利技术实施例提供了一种超结，包括：第一导电类型的衬底；形成在所述衬底上的第一导电类型的第一外延层；形成在所述第一外延层的至少一个沟槽；填充于所述每个沟槽内的多个第二导电类型的第二外延层，所述多个第二外延层自所述沟槽底部至顶部依次叠加，且多个第二外延层的浓度自所述沟槽底部至顶部依次降低。可以理解，本专利技术通过在刻蚀沟槽前引入多晶牺牲层的方式，既可以保护沟槽侧壁，又可以将深槽刻蚀分为多次，解决了聚合物难以去除的难题。同时，在沟槽内填充所述第二外延层时，采用不同浓度的第二外延层分布，解决所述沟槽形貌带来的电荷不平衡的问题，提升了器件整体性能及可靠性。附图说明为了更清楚地说明本专利技术实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。构成本专利技术的一部分附图用来提供对本专利技术的进一步理解，本专利技术的示意性实施例及其说明书用于解释本专利技术，并不构成对不让你专利技术的不当限定。图1是本专利技术实施例提出的制作超结结构的方法的流程示意图；图2是本专利技术实施例提出的超结结构的剖面结构示意图；图3至图10是本专利技术实施例提出的制作超结结构的方法各步骤对应的剖面结构示意图；附图标记说明：1、衬底；2、第一外延层；3、沟槽掩膜层；4、沟槽；5、多晶硅；6、多晶硅层；7、第二外延层。具体实施方式为了使本专利技术的目的、技术方案和有益技术效果更加清晰明白，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。在本专利技术的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该专利技术产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“A直接在B上面”或“A在B上面并与之邻接”的表述方法。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本专利技术的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。为方便后面的描述，特在此说明：根据半导体中多数载流子半导体的类型。如果第一导电类型的多数载流子为空穴，则第一导电类型为P型，则重掺杂的第一导电类型为P+型，轻掺杂的第一导电类型为P-型；如果第一导电类型的多数载流子为电子，则第一导电类型为N型，重掺杂的第一导电类型为N+型，轻掺杂的第一导电类型为N-型。在接下来的实施例中，均以所述第一导电类型为P型及所述第二导电类型为N型为例进行描述，但并不对此进行限定。请参阅图1及图2，图1是本专利技术实施例提出的制作超结结构的方法的流程示意图，图2是本专利技术实施例提出的超结结构的剖面结构示意图；本专利技术提供一种超结结构的制作方法，包括：步骤S01：提供第一导电类型的衬底1，在所述衬底1上形成第一导电类型的第一外延层2；步骤S02：在所述第一外延层2上表面形成沟槽掩膜层3；步骤S03：对所述第一外延层2进行第一刻蚀形成至少一个沟槽；步骤S04：在所述沟槽侧壁及所述沟槽掩膜层侧壁形成多晶硅层，进行至少一次对所述沟槽的第二刻蚀，当去除所述多晶硅层时停止所述第二刻蚀；步骤S05：在所述沟槽内填充多个第二导电类型的第二外延层7，所述多个第二外延层7自所述沟槽底部至顶部依次叠加，且多个第二外延层7的浓度自所述沟槽底部至顶部依次降低。可以理解，本专利技术通过在刻蚀沟槽前引入多晶牺牲层的方式，既可以保护沟槽侧壁，又可以将深槽刻蚀分为多次，解决了聚合物难以去除的难题。同时，在沟槽内填充所述第二外延层7时，采用不同浓度的第二外延层7分布，解决所述沟槽形貌带来的电荷不平衡的问题，提升了器件整体性能及可靠性。下面参照附图，对上述形成所述晶体管的方法加以详细阐述。为方便后面的描述，特在此说明：本专利技术技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、P型半导体和N型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成P型半导体，在纯净的硅晶体中掺入五本文档来自技高网...

【技术保护点】
1.一种超结结构的制作方法，其特征在于，所述方法包括：提供第一导电类型的衬底，在所述衬底上形成第一导电类型的第一外延层；在所述第一外延层上表面形成沟槽掩膜层；对所述第一外延层进行第一刻蚀形成至少一个沟槽；在所述沟槽侧壁及所述沟槽掩膜层侧壁形成多晶硅层，进行对所述沟槽的第二刻蚀，当去除所述多晶硅层时停止所述第二刻蚀；在所述沟槽内填充多个第二导电类型的第二外延层，所述多个第二外延层自所述沟槽底部至顶部依次叠加，且多个第二外延层的浓度自所述沟槽底部至顶部依次降低。

【技术特征摘要】
1.一种超结结构的制作方法，其特征在于，所述方法包括：提供第一导电类型的衬底，在所述衬底上形成第一导电类型的第一外延层；在所述第一外延层上表面形成沟槽掩膜层；对所述第一外延层进行第一刻蚀形成至少一个沟槽；在所述沟槽侧壁及所述沟槽掩膜层侧壁形成多晶硅层，进行对所述沟槽的第二刻蚀，当去除所述多晶硅层时停止所述第二刻蚀；在所述沟槽内填充多个第二导电类型的第二外延层，所述多个第二外延层自所述沟槽底部至顶部依次叠加，且多个第二外延层的浓度自所述沟槽底部至顶部依次降低。2.权利要求1所述的超结结构的制作方法，其特征在于，所述方法还包括，重复步骤：在所述沟槽侧壁及所述沟槽掩膜层侧壁形成多晶硅层，进行对所述沟槽的第二刻蚀，当去除所述多晶硅层时停止所述第二刻蚀；直到所述沟槽的深度达到所要求的深度。3.权利要求2所述的超结结构的制作方法，其特征在于，在所述沟槽的深度达到所要求的深度之后，所述方法还包括：去除所述沟槽掩膜层，采用热氧化工艺在所述沟槽的底部表面和侧面以及所述沟槽外的所述第一外延层表面形成牺牲氧化层，之后采用湿法刻蚀工艺去除所述牺牲氧化层。4.权利要求2所述的超结结构的制作方法，其特征在于，所述热氧化工艺的氧化温度通常为950-1050℃之间，时间通常在40-60s之间。5.权利要求...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：深圳市金鑫城纸品有限公司，
类型：发明
国别省市：广东,44