一种边界扫描链的生成方法及装置、计算机可读存储介质制造方法及图纸

本发明专利技术公开了一种边界扫描链的生成方法及装置、计算机可读存储介质，包括获取芯片中例化的输入输出单元列表及例化的输入输出单元的物理位置信息，将芯片的同一子模块内例化的输入输出单元划分为一组；为每个例化的输入输出单元例化边界扫描单元；根据例化的输入输出单元的物理位置信息在相邻的边界扫描单元之间插入连接缓冲单元，将同一组的例化的输入输出单元对应的边界扫描单元串成一条边界扫描子链；根据各个子模块的物理布局信息，将各条边界扫描子链串成一条边界扫描链。本发明专利技术通过例化边界扫描单元、插入连接缓冲单元进而在全芯片生成一条边界扫描链，降低了片上系统边界扫描电路的冗余程度，减小了芯片面积，优化了全芯片的时序和性能。

A Method and Device for Generating Boundary Scan Chain and Computer Readable Storage Media

The invention discloses a method and device for generating boundary scan chain, a computer readable storage medium, including acquiring the list of instantiated input and output units in the chip and the physical position information of instantiated input and output units, dividing the instantiated input and output units in the same sub-module of the chip into a group, and instantiating the boundary scan unit for each instantiated input and output unit according to the principle. The physical location information of the instantiated input and output unit is inserted into the connection buffer unit between the adjacent boundary scan units, and the corresponding boundary scan units of the same group of instantiated input and output units are structured into a boundary scan sub-chain. According to the physical layout information of each sub-module, each boundary scan sub-chain is structured into a boundary scan sub-chain. By instantiating the boundary scan unit and inserting the connection buffer unit, the invention generates a boundary scan chain in the whole chip, reduces the redundancy of the boundary scan circuit of the on-chip system, reduces the chip area, and optimizes the timing and performance of the whole chip.

【技术实现步骤摘要】
一种边界扫描链的生成方法及装置、计算机可读存储介质
本专利技术涉及数字集成电路
，尤其涉及一种边界扫描(BoundaryScan)链的生成方法及装置、计算机可读存储介质。
技术介绍
为了满足数字系统越来越复杂的功能需求，芯片需要越来越多的管脚与系统其它组件进行连接。为了确保这些管脚所对应的输入输出(InputOutput，IO)单元能正常工作，需要对芯片进行完备的IO测试。目前，业界针对IO测试通常都采用IEEE1149.1协议，把待测的所有IO单元串成扫描链，通过联合测试行动组(JoinTestAccessGroup，JTAG)接口把测试数据移位输入扫描链，同时把测试结果移位输出。虽然业界大部分的可测试性设计(DesignforTestability,DFT)工具都能自动完成边界扫描(BoundaryScan)电路的设计，但是，现有的基于DFT工具设计的边界扫描电路存在以下缺陷：(1)如图1所示，在子模块例化的IO单元无法与顶层例化的IO单元串成一条链，多条边界扫描链同时存在，因此全芯片会有多个测试访问端口(TestAccessPort，TAP)控制器和JTAG接口，造成了设计的冗余和面积的损失，使得芯片管脚复用变得更加复杂，芯片的测试和应用同时也会变得更加复杂，最终增加了芯片的成本并且降低了芯片的易用性；(2)对于存在例化IO单元的模块，一些DFT工具(例如明导(MentorGraphics)公司的边界扫描电路生成工具BSDArchitect)只能在网表阶段实现边界扫描，工具运行时间会远远大于在寄存器传输级(RegisterTransferLevel，RTL)阶段实现，从而增加了设计迭代时间；(3)图2为基于DFT工具实现的边界扫描单元的顺序调整示意图，如图2所示，在项目后期，对调了IO2、IO3的物理位置，受限于迭代周期太长，不能重新运行DFT工具生成边界扫描电路，导致芯片IO单元附近的物理绕线变长，从而使芯片的时序和性能变差；(4)DFT工具实现边界扫描设计需要额外的许可付费，从而增加了设计成本。
技术实现思路
为了解决上述技术问题，本专利技术提供了一种边界扫描链的生成方法及装置、计算机可读存储介质，能够降低片上系统(SystemOnChip，SOC)边界扫描电路的冗余程度并减小芯片面积。为了达到本专利技术目的，本专利技术实施例的技术方案是这样实现的：本专利技术实施例提供了一种边界扫描链的生成方法，包括：获取芯片中例化的输入输出单元列表及所述例化的输入输出单元的物理位置信息，将芯片的同一子模块内例化的输入输出单元划分为一组；为每个例化的输入输出单元例化边界扫描单元；根据所述例化的输入输出单元的物理位置信息在相邻的边界扫描单元之间插入连接缓冲单元，所述连接缓冲单元用于将同一组的例化的输入输出单元对应的边界扫描单元串成一条边界扫描子链；根据各个子模块的物理布局信息，将各条边界扫描子链串成一条边界扫描链。进一步地，所述生成方法还包括：对每个例化的输入输出单元及其对应的边界扫描单元进行打包。进一步地，所述为每个例化的输入输出单元例化边界扫描单元的步骤之后，所述生成方法还包括：读取芯片的顶层寄存器传输级代码以及芯片中有例化的输入输出单元的子模块的寄存器传输级代码，根据读取的寄存器传输级代码获取所述例化的输入输出单元的控制路径和数据路径的连接信息；根据所述控制路径和数据路径的连接信息，完成所述各个边界扫描单元与其对应的输入输出单元之间的连接。进一步地，所述生成方法通过实用抽取与报表语言Perl实现。进一步地，所述连接缓冲单元包括连接相邻的边界扫描单元的移位路径的连接缓冲器和连接相邻的边界扫描单元的时钟路径的连接缓冲器。进一步地，所述生成方法还包括：当所述例化的输入输出单元的物理位置发生变化时，根据新的物理位置调整同一组的例化的输入输出单元所对应的边界扫描单元之间连接缓冲单元的连接顺序。本专利技术实施例还提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有边界扫描链的生成程序，所述边界扫描链的生成程序被处理器执行时实现如以上任一项所述的边界扫描链的生成方法的步骤。本专利技术实施例还提供了一种边界扫描链的生成装置，包括分组模块、例化模块、连接模块和生成模块，其中：分组模块，用于获取芯片中例化的输入输出单元列表及所述例化的输入输出单元的物理位置信息，将芯片的同一子模块内例化的输入输出单元划分为一组，将获取的例化的输入输出单元列表输出至例化模块，将所述例化的输入输出单元的物理位置信息输出至连接模块；例化模块，用于接收所述分组模块的例化的输入输出单元列表，为每个例化的输入输出单元例化边界扫描单元，将所述例化的边界扫描单元信息输出至连接模块；连接模块，用于接收所述分组模块的例化的输入输出单元的物理位置信息以及所述例化模块的边界扫描单元信息，根据所述例化的输入输出单元的物理位置信息在相邻的边界扫描单元之间插入连接缓冲单元，所述连接缓冲单元用于将同一组的例化的输入输出单元对应的边界扫描单元串成一条边界扫描子链，将各条边界扫描子链的信息输出至生成模块；生成模块，用于接收所述连接模块的各条边界扫描子链的信息，根据各个子模块的物理布局信息，将各条边界扫描子链串成一条边界扫描链。进一步地，所述例化模块还用于，对每个所述例化的输入输出单元及其对应的所述边界扫描单元进行打包。进一步地，所述分组模块还用于，获取芯片的生产工艺所对应的标准单元库信息，根据所述标准单元库信息确定每个所述例化的输入输出单元的控制路径和数据路径所对应的端口名称以及每个所述例化的输入输出单元被实例化使用为单向输入或者单向输出或者双向输入输出；将所述每个例化的输入输出单元的端口名称和实例化的信息输出至连接模块；所述连接模块，还用于读取芯片的顶层寄存器传输级代码以及芯片中有例化的输入输出单元的子模块的寄存器传输级代码，根据所述每个例化的输入输出单元的端口名称获取寄存器传输级代码中所述例化的输入输出单元的控制路径和数据路径的连接信息；根据所述控制路径和数据路径的连接信息以及所述实例化使用的信息，完成所述各个边界扫描单元与其对应的输入输出单元之间的连接。本专利技术的技术方案，具有如下有益效果：本专利技术提供的边界扫描链的生成方法及装置、计算机可读存储介质，通过为每个例化的输入输出单元例化边界扫描单元，在同一组的边界扫描单元之间插入连接缓冲单元并在全芯片生成一条边界扫描链，降低了片上系统边界扫描电路的冗余程度，减小了芯片面积，简化了芯片的管脚复用，增加了芯片的易用性，有效降低了芯片物理边界的绕线长度，优化了芯片的时序和性能；进一步地，通过获取寄存器传输级代码中的逻辑连接信息为每个例化的输入输出单元例化边界扫描单元，在RTL阶段生成了边界扫描电路，大大降低了开发流程上的迭代时间，加快了项目的进度；进一步地，通过采用开源的实用抽取与报表语言(PracticalExtractionandReportingLanguage，Perl)脚本语言实现，节省了DFT工具边界扫描电路设计的许可收费带来的成本，满足了大规模数字SOC电路设计的需求。附图说明此处所说明的附图用来提供对本专利技术的进一步理解，构成本申请的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：本文档来自技高网...

【技术保护点】
1.一种边界扫描链的生成方法，其特征在于，包括：获取芯片中例化的输入输出单元列表及所述例化的输入输出单元的物理位置信息，将芯片的同一子模块内例化的输入输出单元划分为一组；为每个例化的输入输出单元例化边界扫描单元；根据所述例化的输入输出单元的物理位置信息在相邻的边界扫描单元之间插入连接缓冲单元，所述连接缓冲单元用于将同一组的例化的输入输出单元对应的边界扫描单元串成一条边界扫描子链；根据各个子模块的物理布局信息，将各条边界扫描子链串成一条边界扫描链。

【技术特征摘要】
1.一种边界扫描链的生成方法，其特征在于，包括：获取芯片中例化的输入输出单元列表及所述例化的输入输出单元的物理位置信息，将芯片的同一子模块内例化的输入输出单元划分为一组；为每个例化的输入输出单元例化边界扫描单元；根据所述例化的输入输出单元的物理位置信息在相邻的边界扫描单元之间插入连接缓冲单元，所述连接缓冲单元用于将同一组的例化的输入输出单元对应的边界扫描单元串成一条边界扫描子链；根据各个子模块的物理布局信息，将各条边界扫描子链串成一条边界扫描链。2.根据权利要求1所述的边界扫描链的生成方法，其特征在于，所述生成方法还包括：对每个例化的输入输出单元及其对应的边界扫描单元进行打包。3.根据权利要求1所述的边界扫描链的生成方法，其特征在于，所述为每个例化的输入输出单元例化边界扫描单元的步骤之后，所述生成方法还包括：读取芯片的顶层寄存器传输级代码以及芯片中有例化的输入输出单元的子模块的寄存器传输级代码，根据读取的寄存器传输级代码获取所述例化的输入输出单元的控制路径和数据路径的连接信息；根据所述控制路径和数据路径的连接信息，完成所述各个边界扫描单元与其对应的输入输出单元之间的连接。4.根据权利要求1所述的边界扫描链的生成方法，其特征在于，所述生成方法通过实用抽取与报表语言Perl实现。5.根据权利要求1所述的边界扫描链的生成方法，其特征在于，所述连接缓冲单元包括连接相邻的边界扫描单元的移位路径的连接缓冲器和连接相邻的边界扫描单元的时钟路径的连接缓冲器。6.根据权利要求1所述的边界扫描链的生成方法，其特征在于，所述生成方法还包括：当所述例化的输入输出单元的物理位置发生变化时，根据新的物理位置调整同一组的例化的输入输出单元所对应的边界扫描单元之间连接缓冲单元的连接顺序。7.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有边界扫描链的生成程序，所述边界扫描链的生成程序被处理器执行时实现如权利要求1至6中任一项所述的边界扫描链的生成方法的步骤。8.一种边界扫描链的生成装置，其特征在于...

【专利技术属性】
技术研发人员：吕强，
申请(专利权)人：深圳市中兴微电子技术有限公司，
类型：发明
国别省市：广东,44