访问快闪存储器模块的方法及相关闪存控制器与电子装置制造方法及图纸

本发明专利技术公开了一种访问快闪存储器模块的方法，其包含有：建立一物理地址至逻辑地址对照表；接收第一读取命令以要求读取所述快闪存储器模块中的数据，其中所述第一读取命令包含第一逻辑地址；若是所述物理地址至逻辑地址对照表不具有与所述第一逻辑地址相关的资讯，从所述快闪存储器模块中读取逻辑地址至物理地址对照表，并且从所述逻辑地址至物理地址对照表中搜索出与所述第一逻辑地址相应的第一物理地址，以供自所述快闪存储器模块中读取所述数据；以及使用所述物理地址至逻辑地址对照表来更新所述逻辑地址至物理地址对照表中的内容。

Method of Accessing Flash Memory Module and Related Flash Controller and Electronic Device

The invention discloses a method for accessing a flash memory module, which includes: establishing a physical address to a logical address reference table; receiving a first reading command to require reading of data in the flash memory module, wherein the first reading command contains a first logical address; and if the physical address to the logical address reference table does not have the first logical address. Relevant information is read from the flash memory module to the physical address reference table, and the first physical address corresponding to the first logical address is searched from the logical address to the physical address reference table for reading the data from the flash memory module; and the logic is updated using the physical address to the logical address reference table. Set address to the content in the physical address comparison table.

【技术实现步骤摘要】
访问快闪存储器模块的方法及相关闪存控制器与电子装置
本专利技术涉及快闪存储器，特别有关一种访问快闪存储器模块的方法与相关的闪存控制器与电子装置。
技术介绍
在闪存控制器在运作的过程中，通常会在本身的缓存器中存储一个物理地址至逻辑地址对照表，或是至少一个逻辑地址至物理地址对照表。而在闪控制器接收到一读取命令时，可以从上述的对照表中搜寻出所需的物理地址。然而，随着区块的大小增加以及所包含的数据页也跟着变多的情形下，以上所述的对照表的大小也会大幅增加，因此搜寻出所需的物理地址的时间也会增加许多，从而影响到闪存控制器的性能。
技术实现思路
因此，本专利技术的一个目的在于提出一种访问快闪存储器模块的方法，其可以在快闪存储器控制器接收到读取命令时有效率地搜寻出需要的物理地址，从而提高快闪存储器控制器的性能。在本专利技术的一个实施例中，公开一种访问快闪存储器模块的方法，其包含有：建立物理地址至逻辑地址对照表，所述物理地址至逻辑地址对照表包含连续的物理地址及相应的逻辑地址；接收第一读取命令以要求读取所述快闪存储器模块中的第一数据，其中所述第一读取命令包含第一逻辑地址；搜索所述物理地址至逻辑地址对照表以判断是否包含与所述第一逻辑地址相关的资讯；若是所述物理地址至逻辑地址对照表不具有与所述第一逻辑地址相关的资讯，从所述快闪存储器模块中读取一个逻辑地址至物理地址对照表，并从所述逻辑地址至物理地址对照表中搜索出与所述第一逻辑地址相应的第一物理地址，以供自所述快闪存储器模块中读取所述第一数据；以及使用所述物理地址至逻辑地址对照表来更新所述逻辑地址至物理地址对照表中的内容。在本专利技术的另一个实施例中，公开了一种快闪存储器控制器，其中所述快闪存储器控制器是用来访问快闪存储器模块，且所述快闪存储器控制器包含有只读存储器、微处理器以及存储器。所述只读存储器是用来存储程序代码；所述微处理器用来执行所述程序代码以控制对所述快闪存储器模块的访问；以及所述存储器是用以存储物理地址至逻辑地址对照表，所述物理地址至逻辑地址对照表包含连续的物理地址及相应的逻辑地址；其中当所述微处理器接收到第一读取命令以要求读取所述快闪存储器模块中的第一数据时，所述微处理器搜索所述物理地址至逻辑地址对照表以判断是否包含与所述第一读取命令所包含的第一逻辑地址相关的资讯；若是所述物理地址至逻辑地址对照表不具有与所述第一逻辑地址相关的资讯，所述微处理器从所述快闪存储器模块中读取一个逻辑地址至物理地址对照表，并从所述逻辑地址至物理地址对照表中搜索出与所述第一逻辑地址相应的第一物理地址，以供自所述快闪存储器模块中读取所述第一数据；以及所述微处理器使用所述物理地址至逻辑地址对照表来更新所述逻辑地址至物理地址对照表中的内容。在本专利技术的另一个实施例中，公开了一种电子装置，其包含有快闪存储器模块与快闪存储器控制器，其中所述快闪存储器控制器用来访问所述快闪存储器模块，并且建立物理地址至逻辑地址对照表，所述物理地址至逻辑地址对照表包含连续的物理地址及相应的逻辑地址；其中当所述快闪存储器控制器接收到第一读取命令以要求读取所述快闪存储器模块中的第一数据时，所述快闪存储器控制器搜索所述物理地址至逻辑地址对照表以判断是否包含与所述第一读取命令所包含的第一逻辑地址相关的资讯；若所述该物理地址至逻辑地址对照表不具有与所述第一逻辑地址相关的资讯，所述快闪存储器控制器从所述快闪存储器模块中读取一个逻辑地址至物理地址对照表，并从所述逻辑地址至物理地址对照表中搜索出与所述第一逻辑地址相对应的第一物理地址，以供自所述快闪存储器模块中读取所述第一数据；以及所述快闪存储器控制器使用所述物理地址至逻辑地址对照表来更新所述逻辑地址至物理地址对照表中的内容。附图说明图1为依据本专利技术存储装置的一个实施例的示范图。图2为本专利技术实施例访问快闪存储器模块的流程图。图3为物理地址至逻辑地址对照表的示范图。图4为本专利技术实施例使用物理地址至逻辑地址对照表来更新逻辑地址至物理地址对照表的示范图。其中，附图标记说明如下：100存储装置110闪存控制器112微处理器112C程序代码112M只读存储器114控制逻辑116缓存器118接口逻辑120快闪存储器模块130主控装置132编码器134译码器200～218步骤300物理地址至逻辑地址对照表310、320快闪存储器芯片400逻辑地址至物理地址对照表B_0～B_M区块P0～PN数据页LBA_5、LBA_6、LBA_7、LBA_100、逻辑地址LBA_350、LBA_500具体实施方式参考图1，图1为本专利技术存储装置的一个实施例100的示范图。存储装置100包含有快闪存储器(FlashMemory)模块120以及闪存控制器110，且闪存控制器110用来访问快闪存储器模块120。依据本实施例，闪存控制器110包含微处理器112、只读存储器(ReadOnlyMemory,ROM)112M、控制逻辑114、缓存器116与接口逻辑118。只读存储器112M是用来存储程序代码112C，而微处理器112则用来执行程序代码112C以控制对快闪存储器模块120的访问(Access)。控制逻辑114包含编码器132以及译码器134，其中编码器132用来对写入到快闪存储器模块120中的数据进行编码以产生对应的纠错码(或称，错误纠正码(ErrorCorrectionCode)，ECC)，而译码器134用来将从快闪存储器模块120读取出的数据进行译码。于典型状况下，快闪存储器模块120包含多个快闪存储器芯片，而每一个快闪存储器芯片包含复数个区块(Block)，而所述控制器(例如：透过微处理器112执行程序代码112C所实现的闪存控制器110)对快闪存储器模块120进行抹除数据运作是以区块为单位来进行。另外，一个区块可记录特定数量的数据页(Page)，其中所述控制器(例如：透过微处理器112执行程序代码112C所实现的闪存控制器110)对快闪存储器模块120进行写入数据的运作是以数据页为单位来进行写入。在本实施例中，快闪存储器模块120为一立体NAND型快闪存储器(3DNAND-typeflash)。实作上，透过微处理器112执行程序代码112C的闪存控制器110可利用本身内部的元件来进行诸多控制运作，例如：利用控制逻辑114来控制快闪存储器模块120的访问运作(尤其是对至少一个区块或至少一个数据页的访问运作)、利用缓存器116进行所需的缓存处理、以及利用接口逻辑118来与一主控装置(HostDevice)130沟通。缓存器116是以随机访问存储器(RandomAccessMemory,RAM)来实现。例如，缓存器116可以是静态随机访问存储器(StaticRAM,SRAM)，但本专利技术不限于此。在一实施例中，存储装置100可以是可携式存储装置(例如：符合SD/MMC、CF、MS、XD标准的存储卡)，且主控装置130为一可与存储装置连接的电子装置，例如手机、笔记本电脑、台式机…等等。而在另一实施例中，存储装置100可以是固态硬盘或符合UFS或EMMC规格的嵌入式(embedded)存储装置，从而设置在一电子装置中，例如设置在手机、笔记本电脑、台式机中，而此时主控装置130可以是电子装置的处理器。参考图2，其为本专利技术实施例中访本文档来自技高网...

【技术保护点】
1.一种访问快闪存储器模块的方法，包含有：建立物理地址至逻辑地址对照表，其包含连续的物理地址及相应的逻辑地址；接收第一读取命令以要求读取所述快闪存储器模块中的第一数据，其中所述第一读取命令包含第一逻辑地址；搜索所述物理地址至逻辑地址对照表以判断是否包含与所述第一逻辑地址相关的信息；若是所述物理地址至逻辑地址对照表不具有与所述第一逻辑地址相关的信息，从所述快闪存储器模块中读取一个逻辑地址至物理地址对照表，并从所述逻辑地址至物理地址对照表中搜索出与所述第一逻辑地址相应的第一物理地址，以供自所述快闪存储器模块中读取所述第一数据；以及使用所述物理地址至逻辑地址对照表来更新所述逻辑地址至物理地址对照表中的内容。

【技术特征摘要】
2017.08.30 TW 1061295231.一种访问快闪存储器模块的方法，包含有：建立物理地址至逻辑地址对照表，其包含连续的物理地址及相应的逻辑地址；接收第一读取命令以要求读取所述快闪存储器模块中的第一数据，其中所述第一读取命令包含第一逻辑地址；搜索所述物理地址至逻辑地址对照表以判断是否包含与所述第一逻辑地址相关的信息；若是所述物理地址至逻辑地址对照表不具有与所述第一逻辑地址相关的信息，从所述快闪存储器模块中读取一个逻辑地址至物理地址对照表，并从所述逻辑地址至物理地址对照表中搜索出与所述第一逻辑地址相应的第一物理地址，以供自所述快闪存储器模块中读取所述第一数据；以及使用所述物理地址至逻辑地址对照表来更新所述逻辑地址至物理地址对照表中的内容。2.如权利要求1所述的方法，其特征在于，所述逻辑地址至物理地址对照表包含一个逻辑地址范围，且使用所述物理地址至逻辑地址对照表来更新所述逻辑地址至物理地址对照表中的内容的步骤包含有：使用所述物理地址至逻辑地址对照表中对应所述逻辑地址范围中的至少一个物理地址，更新所述逻辑地址至物理地址对照表。3.如权利要求1所述的方法，其特征在于，使用所述物理地址至逻辑地址对照表来更新所述逻辑地址至物理地址对照表中的内容的步骤是在所述第一读取命令的执行期间完成。4.如权利要求1所述的方法，其特征在于，所述快闪存储器模块包含多个快闪存储器芯片，每一个快闪存储器芯片包含多个区块，每一个区块包含多个数据页，且所述物理地址至逻辑地址对照表与所述逻辑地址至物理地址对照表是以数据页为单位。5.如权利要求1所述的方法，其特征在于，所述逻辑地址至物理地址对照表包含一个逻辑地址范围，并且所述方法另包含有：接收第二读取命令以要求读取所述快闪存储器模块中的第二数据，其中所述第二读取命令包含第二逻辑地址；以及若是所述第二逻辑地址位于所述逻辑地址范围内，则在不搜索所述物理地址至逻辑地址对照表的情形下，直接在所述逻辑地址至物理地址对照表中搜索相应于所述第二逻辑地址的第二物理地址，以供自所述快闪存储器模块中读取所述第二数据。6.如权利要求5所述的方法，其特征在于，所述方法另包含有：若是所述第二逻辑地址没有位于所述逻辑地址范围内，搜索所述物理地址至逻辑地址对照表以判断是否包含与所述第二逻辑地址相关的信息；若是所述物理地址至逻辑地址对照表不具有与所述第二逻辑地址相关的信息，从所述快闪存储器模块中读取另一个逻辑地址至物理地址对照表，并从所述另一逻辑地址至物理地址对照表中搜索出与所述第二物理地址，以供自所述快闪存储器模块中读取所述第二数据；以及使用所述物理地址至逻辑地址对照表来更新所述另一逻辑地址至物理地址对照表中的内容。7.一种闪存控制器，其中所述闪存控制器是用来访问快闪存储器模块，且所述闪存控制器包含有：只读存储器，用来存储程序代码；微处理器，用来执行所述程序代码以控制对所述快闪存储器模块的访问；以及存储器，用以存储物理地址至逻辑地址对照表，所述物理地址至逻辑地址对照表包含连续的物理地址及相应的逻辑地址；其中当所述微处理器接收到第一读取命令以要求读取所述快闪存储器模块中的第一数据时，所述微处理器搜索所述物理地址至逻辑地址对照表以判断是否包含与所述第一读取命令所包含的第一逻辑地址相关的信息；若是所述物理地址至逻辑地址对照表不具有与所述第一逻辑地址相关的信息，所述微处理器从所述快闪存储器模块中读取一个逻辑地址至物理地址对照表，并自所述逻辑地址至物理地址对照表中搜索出与所述第一逻辑地址相对应的第一物理地址，以供自所述快闪存储器模块中读取所述第一数据；以及所述微处理器使用所述物理地址至逻辑地址对照表来更新所述逻辑地址至物理地址对照表中的内容。8.如权利要求7所述的闪存控制器，其特征在于，所述逻辑地址至物理地址对照表包含一个逻辑地址范围，且所述微处理器使用所述物理地址至逻辑地址对照表中对应到所述逻辑地址范围中的至少一物理地址，来更新所述逻辑地址至物理地址对照表。9.如权利要求7所述的闪存控制器，其特征在于，所述微处理器使用所述物理地址至逻辑地址对照表来更新所述逻辑地址至物理地址对照表中的内容的操作是在所述第一读取命令的执行期间完成。10.如权利...

【专利技术属性】
技术研发人员：李介豪，陈俊儒，
申请(专利权)人：慧荣科技股份有限公司，
类型：发明
国别省市：中国台湾,71