一种极化码译码中路径分裂的硬件排序器系统及设计方法技术方案

本发明专利技术提出一种极化码译码中路径分裂的硬件排序器系统及设计方法，实施本发明专利技术的有益效果是，在极化码译码过程中，对固定比特位的路径不需要排序，因此节省了固定比特位的排序时间；另外只需要在信息比特位进行排序，其排序器的延迟时间与输入的路径数量基本无关，当路径数量较大时仍具有较低的译码延迟率。

A Hardware Sorter System and Design Method for Path Splitting in Polarization Code Decoding

The present invention provides a hardware sorter system and design method for path splitting in polarization decoding. The beneficial effect of the present invention is that in the process of polarization decoding, the fixed bit path does not need to be sorted, so the fixed bit sorting time is saved. In addition, only the information bit is needed to be sorted, the delay time of the sorter and the number of input paths are needed. Quantity is basically independent, and the decoding delay rate is still low when the number of paths is large.

【技术实现步骤摘要】
一种极化码译码中路径分裂的硬件排序器系统及设计方法
本专利技术涉及通信领域，更具体地说，涉及一种极化码译码中路径分裂的硬件排序器系统及设计方法。
技术介绍
极化码是目前唯一可理论证明在二进制离散无记忆信道下达到香农极限的一种编码方式。SCL串行抵消译码是一种低复杂度的译码方法。SCL串行抵消列表译码方法是SC译码方法的改进方法，能够实现更好的误码率性能。SCL的译码中有L条译码路径，每条译码路径都有一个评价路径优劣的度量值。在信息比特位时，每译码一个比特，每一个译码路径都要分裂为两个，即会由L条路径扩展到2L条路径。通过排序器，在2L条路径中选择L条度量值最小的路径，并保持译码过程中始终存在L条路径。但SCL译码算法每译一个比特都要进行一次排序，大量的排序操作导致译码时延和复杂度都很高。因此低时延、低复杂度的排序方法是降低极化码译码时延和复杂度的关键。针对排序器即有较高延迟的现状，目前已提出有使用简化的双调排序器和简化的奇偶排序器来对2L条路径进行排序，并输出排好顺序的L条路径。为了进一步降低排序的译码延迟，V.Bioglio等人提出排序器可以只找出L条路径，其顺序可以在译码的其他过本文档来自技高网...

【技术保护点】
1.一种极化码译码中路径分裂的硬件排序器系统，其特征在于，包括输入模块、桶排序模块、排序器网络模块和输出模块：所述输入模块用于输入待排序的2L条译码路径；所述的译码路径包括L条原始译码路径和L条分裂译码路径，其中L取值为2n，n≥1且n为整数；桶排序模块用于对2L条译码路径进行优劣排序；所述的桶排序模块包括有上桶排序器模块和下桶排序器模块；所述的上桶排序器模块用于对L条原始译码路径进行桶排序，所述的下桶排序器用于将对于L条分裂译码路径进行桶排序，被所述上桶排序器模块排序后的L条原始译码路径和被所述下桶排序器排序后的L条分裂译码路径组成译码路径集合；排序器网络模块，用于根据选择策略，在桶排序模块...

【技术特征摘要】
1.一种极化码译码中路径分裂的硬件排序器系统，其特征在于，包括输入模块、桶排序模块、排序器网络模块和输出模块：所述输入模块用于输入待排序的2L条译码路径；所述的译码路径包括L条原始译码路径和L条分裂译码路径，其中L取值为2n，n≥1且n为整数；桶排序模块用于对2L条译码路径进行优劣排序；所述的桶排序模块包括有上桶排序器模块和下桶排序器模块；所述的上桶排序器模块用于对L条原始译码路径进行桶排序，所述的下桶排序器用于将对于L条分裂译码路径进行桶排序，被所述上桶排序器模块排序后的L条原始译码路径和被所述下桶排序器排序后的L条分裂译码路径组成译码路径集合；排序器网络模块，用于根据选择策略，在桶排序模块输出的按优劣排序的译码路径集合中，选择最优的L条路径；输出模块，用于输出经排序器网络模块选择后的最优的L条路径。2.根据权利要求1所述的硬件排序器系统，其特征在于，所述输入模块还包括一译码模块，所述译码模块利用SCL算法对信息比特进行译码，每译码一个信息比特，信息比特的初始译码路径分裂为与初始译码路径的原始译码路径的与初始译码路径不同的分裂译码路径，所述译码器对L个信息比特进行译码而生成输入到所述输入模块的2L条译码路径。3.根据权利要求2所述的硬件排序器系统，其特征在于，每条译码路径均包括一用于评价路径优劣特性的度量值，所述度量值越低则表示所述译码路径越优，分裂前的初始译码路径的度量值集合被定义为：m'＝[m′1,m′2,...,m′L]；分裂后的原始译码路径和分裂译码路径的度量值集合被定义为m＝[m1,m2,...,mL,mL+1,...,m2L]；其中，任一原始初始译码路径i的度量值为m′i，其分裂后的原始译码路径度量值为mi，其分裂后的分裂译码路径度量值为mL+i，其中i∈L，且mi＝m′i，mL+i＝m′i+|αk|，|αk|为是第k个信息比特的对数似然比的绝对值；其中k取整且0＜k＜N，N为包含所述L个信息比特的当前发送数据的位数，k为当前发送数据中的信息比特的位数。4.根据权利要求3所述的硬件排序器系统，其特征在于，所述桶排序器模块的上桶排序器模块和下桶排序器模块对L条译码路径的优劣排序步骤为：a1、比较步骤；以译码路径度量值为基准，使用比较器对输入的L条译码路径进行两两比较，并将比较结果储存在寄存器R中；所述的比较结果中，由“0”表示当前译码路径的度量值大于对应比较的译码路径度量值，“1”表示当前译码路径的度量值小于对应比较的译码路径度量值；a2、计算步骤；基于步骤a1，将寄存器R中的比较结果进行累加计算，得到译码路径i在L条译码路径中的秩序Sum值；a3、排序步骤；使用选择器，根据输入的L条路径和L个秩序Sum值，以秩序Sum值为基准，对输入的译码路径由优到劣进行排序。5.根据权利要求4所述的硬件排序器系统，其特征在于，排序器网络模块使用比较器比较原始译码路径L-i+1与分裂译码路径L+i的秩序Sum值，若原始译码路径L-i+1的秩序Sum值大于分裂译码路径L+i的秩序Sum值，则交换两条...

【专利技术属性】
技术研发人员：王家豪，胡振宇，叶敦范，蒋哲栋，
申请(专利权)人：中国地质大学武汉，
类型：发明
国别省市：湖北,42