一种多模式的ONFI训练电路制造技术

本发明专利技术公开了一种多模式的ONFI训练电路，包括：p组第一PMOS管、p组第二PMOS管和b组NMOS管，p、b为正整数，各第一PMOS管的源极接电源VDDIO，漏极接第一比较器的反相输入端，栅极接第一比较器的输出端；第一比较器的同相输入端接参考信号VREF；各第一PMOS管的漏极通过电阻接地VSSIO；各第二PMOS管的源极接电源VDDIO，漏极接第二比较器的反相输入端，栅极接第一比较器的输出端；第二比较器的同相输入端接参考信号VREF；各NMOS管的漏极连接第二比较器的反相输入端，源极接地VSSIO，栅极接第二比较器的输出端。本发明专利技术实现单个cmos管宽度尺寸要足够大的同时，阻抗训练步长足够小。

A Multi-mode ONFI Training Circuit

The invention discloses a multi-mode ONFI training circuit, which includes: P group first PMOS tube, P group second PMOS tube and B group NMOS tube, P and B are positive integers, the source of each first PMOS tube is connected with VDDIO, the drain is connected with the reverse input end of the first comparator, and the gate is connected with the output end of the first comparator; the same phase input end of the first comparator is connected with the reference signal VREF; the drain of each first PMOS tube is connected with the drain. Over-resistance grounded VSSIO; the source of each second PMOS transistor is connected to VDDIO, the drain is connected to the reverse input of the second comparator, and the gate is connected to the output of the first comparator; the reference signal VREF is connected to the in-phase input of the second comparator; the drain of each NMOS transistor is connected to the reverse input of the second comparator, the source is grounded to VSSIO, and the gate is connected to the output of the second comparator. The invention realizes that the width and size of a single CMOS transistor should be large enough while the impedance training step is small enough.

【技术实现步骤摘要】
一种多模式的ONFI训练电路
本专利技术涉及ONFI(OpenNANDFlashInterfaceSpecification)训练电路。
技术介绍
在ONFI接口电路中，主驱动单元的cmos(互补金属氧化物半导体)管既要做阻抗训练，也要考虑到ESD(静电释放)，阻抗训练要求步长足够小，即单个cmos管宽度尺寸要足够小(例如1微米，0.5微米)，而ESD则要求单个cmos管宽度尺寸要足够大(例如15微米)，成为设计上的矛盾之处。
技术实现思路
本专利技术的目的在于提供一种多模式的ONFI训练电路，实现单个cmos管宽度尺寸要足够大的同时，阻抗训练步长足够小。实现上述目的的技术方案是：一种多模式的ONFI训练电路，包括：p组第一PMOS管(P型金属氧化物半导体场效应管)、p组第二PMOS管和b组NMOS管(N型金属氧化物半导体场效应管)，p、b为正整数，其中，各第一PMOS管的源极接电源VDDIO，漏极接第一比较器的反相输入端，栅极接第一比较器的输出端；第一比较器的同相输入端接参考信号VREF；各第一PMOS管的漏极通过电阻接地VSSIO；各第二PMOS管的源极接电源VDDIO，漏极接第二比较器的反相输入端，栅极接第一比较器的输出端；第二比较器的同相输入端接参考信号VREF；各NMOS管的漏极连接第二比较器的反相输入端，源极接地VSSIO，栅极接第二比较器的输出端。优选的，第一PMOS管和第二PMOS管的各自宽度尺寸为0.1um-10um。优选的，P组第一PMOS管的整体阻值、所述电阻以及b组NMOS管的整体阻值相等。优选的，所述电阻的阻值为240欧姆。本专利技术的有益效果是：本专利技术通过阻抗训练算法的改进，即实现了ESD上单个cmos管宽度尺寸足够长(不小于15微米)的要求，同时实现了阻抗训练步长足够小的要求。附图说明图1是本专利技术的ONFI训练电路的电路图；图2是专利技术中主驱动单元单个cmos管的连接示意图。具体实施方式下面将结合附图对本专利技术作进一步说明。请参阅图1，本专利技术的多模式的ONFI训练电路，包括：p组第一PMOS管(P型金属氧化物半导体场效应管)PM1、p组第二PMOS管PM2和b组NMOS管(N型金属氧化物半导体场效应管)NM1，p、b为正整数。各第一PMOS管PM1的源极接电源VDDIO，漏极接第一比较器U1的反相输入端，栅极接第一比较器U1的输出端。第一比较器U1的同相输入端接参考信号VREF。各第一PMOS管PM1的漏极通过电阻R240接地VSSIO。本实施例中，电阻R240的阻值240欧姆。各第二PMOS管PM2的源极接电源VDDIO，漏极接第二比较器U2的反相输入端，栅极接第一比较器U1的输出端。第二比较器U2的同相输入端接参考信号VREF。各NMOS管NM1的漏极连接第二比较器U2的反相输入端，源极接地VSSIO，栅极接第二比较器U2的输出端。第一PMOS管PM1和第二PMOS管PM2为宽度尺寸很小的pmos管(例如0.1um-10um)。NMOS管NM1为宽度尺寸很小的nmos管(例如尺寸0.1um-10um)。P组第一PMOS管PM1经第一比较器U1与电阻R240进行阻值比较，步长1um，产生数字信号Pbus<p:0>，即P组第一PMOS管PM1的整体阻值240欧姆。同理，NMOS管NM1数量为b时，产生数字信号Nbus<b:0>，整体阻值为240欧姆。与电阻R240的阻值相等。ONFI主驱动单元阻值要求通常为34欧姆或20欧姆等，以34欧姆为例，计算出与240的比值A，此处为1:7，则主驱动单元要求的经过训练的宽度尺寸即为p*A或b*A。如图2所示，受限于ESD，主驱动单元单个cmos管PM0、NM0的尺寸为16微米，分别为m，n组，m、n为正整数。则cmos管PM0需要开启的数量为p*A/16，同理cmos管NM0需要开启的数量为b*A/16。进一步通过四舍五入来提高精度，则cmos管PM0需要开启的数量为(p*A+8)/16，cmos管NM0需要开启的数量为(b*A+8)/16。经与前级传输来的数据做逻辑，即可主驱动单元开关。图中，Data、Pbus<m:0>和Nbus<n:0>表示各数字信号。以上实施例仅供说明本专利技术之用，而非对本专利技术的限制，有关
的技术人员，在不脱离本专利技术的精神和范围的情况下，还可以作出各种变换或变型，因此所有等同的技术方案也应该属于本专利技术的范畴，应由各权利要求所限定。本文档来自技高网...

【技术保护点】
1.一种多模式的ONFI训练电路，其特征在于，包括：p组第一PMOS管、p组第二PMOS管和b组NMOS管，p、b为正整数，其中，各第一PMOS管的源极接电源VDDIO，漏极接第一比较器的反相输入端，栅极接第一比较器的输出端；第一比较器的同相输入端接参考信号VREF；各第一PMOS管的漏极通过电阻接地VSSIO；各第二PMOS管的源极接电源VDDIO，漏极接第二比较器的反相输入端，栅极接第一比较器的输出端；第二比较器的同相输入端接参考信号VREF；各NMOS管的漏极连接第二比较器的反相输入端，源极接地VSSIO，栅极接第二比较器的输出端。

【技术特征摘要】
1.一种多模式的ONFI训练电路，其特征在于，包括：p组第一PMOS管、p组第二PMOS管和b组NMOS管，p、b为正整数，其中，各第一PMOS管的源极接电源VDDIO，漏极接第一比较器的反相输入端，栅极接第一比较器的输出端；第一比较器的同相输入端接参考信号VREF；各第一PMOS管的漏极通过电阻接地VSSIO；各第二PMOS管的源极接电源VDDIO，漏极接第二比较器的反相输入端，栅极接第一比较器的输出端；第二比较器的同相输入端接参考信号VRE...

【专利技术属性】
技术研发人员：孔亮，刘亚东，庄志青，
申请(专利权)人：灿芯半导体上海有限公司，
类型：发明
国别省市：上海,31