一种用于倍频器电路的延迟锁定环制造技术

本发明专利技术公开了一种基于DLL的改进结构，将DLL的锁定过程分解为两个过程，第一步是鉴相器环路粗锁过程。粗锁完成之后，第二步是将鉴相器鉴相模式自动切换到基于D‑触发器结构的鉴频鉴相器精锁模式，保证最终锁定状态下DLL输出信号具有更小的时钟抖动。本发明专利技术提供了一种用于倍频器电路的延迟锁定环，鉴频鉴相器与鉴相器相互配合，避免了鉴相器在环路电容上产生较大的电压波动，进而影响到压控延迟单元的延时抖动，以及输出信号的频谱纯度和时钟抖动。

【技术实现步骤摘要】
一种用于倍频器电路的延迟锁定环
本专利技术涉及集成电路设计领域，更具体的说是涉及一种用于倍频器电路的延迟锁定环。
技术介绍
芯片上的时钟倍频电路广泛存在于各类电子产品中，包括微处理器、存储器、接口类芯片，以及通信芯片等等。目前实现时钟倍频功能的技术手段主要分为锁相环(PLL)和延迟锁定环(DLL)。而PLL相比DLL，首先PLL系统更复杂，功耗、面积等方面实现代价较大。其次，PLL中最重要的核心模块是压控振荡器，用来产生高频振荡信号经过分频之后与参考频率对准。压控振荡器工作特性导致了其输出时钟抖动会在一定时间长度内具有累积效应。从相位噪声的角度看，PLL环路带宽之外的噪声输出主要源于压控振荡器。因此在某些特殊应用中，DLL结构更具优势。DLL不需要压控振荡器，而是采用压控延时线模块，仅产生相位延时因而具有更低的时钟抖动特性，只需要一个片上电容的一阶环路滤波，会带来更加稳定的环路特性以及更小的芯片面积。因此除了倍频器之外，DLL还广泛应用于各类时钟生成以及时钟分布电路中。随着通信标准的不断更新，时钟频率、接口速率等不断提高，对DLL输出的时钟抖动等信号质量相关性能要求也不断提高。因此，本文档来自技高网...

【技术保护点】
1.一种用于倍频器电路的延迟锁定环，其特征在于，包括：压控延时单元、鉴相器、鉴频鉴相器、状态控制机、选通门、环路电容和电荷泵；所述压控延时单元设置有N个，其中N≥4，且为4的正整数倍；N个所述压控延时单元依次串联；第一所述压控延时单元的输入相位与第N所述压控延时单元的输出相位相差360°；所述鉴频鉴相器的输入端连接第一所述压控延时单元的输入端和第N所述压控延时单元的输出端；所述鉴相器的输入端连接第一所述压控延时单元的输入端和第M所述压控延时单元的输出端，其中

【技术特征摘要】
1.一种用于倍频器电路的延迟锁定环，其特征在于，包括：压控延时单元、鉴相器、鉴频鉴相器、状态控制机、选通门、环路电容和电荷泵；所述压控延时单元设置有N个，其中N≥4，且为4的正整数倍；N个所述压控延时单元依次串联；第一所述压控延时单元的输入相位与第N所述压控延时单元的输出相位相差360°；所述鉴频鉴相器的输入端连接第一所述压控延时单元的输入端和第N所述压控延时单元的输出端；所述鉴相器的输入端连接第一所述压控延时单元的输入端和第M所述压控延时单元的输出端，其中所述状态控制机分别与所述鉴相器、所述鉴频鉴相器的使能控制端进行连接，并将输出通过所述选通门传输到所述电荷泵；所述环路电容一端接地，另一端与所述电荷泵的输出相连。2.根据权利要求1所述的一种用于倍频器电路的延迟锁定环，其特征在于，第M所述压控延时单元的输出相对于第一所述压控延时单元的输入的相位延迟90°度。3.根据权利要求1所述的一种用于倍频器电路的延迟锁定环，其特征在于，所述压控延时单元采用PMOS的压控MOS管改变压控延时单元的延时大小。4.根据权利要求1所述的一种用于倍频器电路的延迟锁定环，其特征在于，所述鉴相器包括异或门、反相器和或非门；所述异或门的输入为第一所述压控延时单元的输入和第M所述压控延时单元的输出；所述异或门的输出与使能控制信号经过或非门分为第一PD支路和第二PD支路；其中所述第一PD支路由所述异或门的输出经三个所述反相器的输出与所述第二PD支路的输出做为或非门的输入，再依次通过四个所述反相器、选通门输出UP信号；所述第二PD支路由所述异或门的输出经四个所述反相器的输出与所述第一PD支路的输出做为或非门的输入，再依次通过四个所述反相器选通门输出DOWN信号。5.根据权利要求4所述的一种用于倍频器电路的延迟锁定环，其特征在于，所述鉴频鉴相器的输入端还包括：控制相位比较边沿的选择信号，分别是上升沿比较选择信号和下降沿比较选择信号。6.根据权利要求5所述的一种用于倍...

【专利技术属性】
技术研发人员：贾海珑，王昕宇，
申请(专利权)人：上海奥令科电子科技有限公司，
类型：发明
国别省市：上海,31