芯片堆叠结构及管芯堆叠结构的制造方法技术

本发明专利技术公开一种芯片堆叠结构及管芯堆叠结构的制造方法。该芯片堆叠结构包括第一芯片和第二芯片。第二芯片位于第一芯片上。第一芯片包括第一衬底、第一内连线结构、第一焊垫和第一接触导体。第一内连线结构位于第一衬底的第一表面上。第一焊垫位于第一内连线结构上。第一接触导体位于第一衬底中，且暴露于第一衬底的相对于第一表面的第二表面。第二芯片包括第二衬底、第二内连线结构、第二焊垫和第二接触导体。第二内连线结构位于第二衬底上。第二焊垫位于第二内连线结构上。第二接触导体位于第二衬底中，其中第一接触导体直接实体接触第二焊垫。本发明专利技术的芯片堆叠结构及管芯堆叠结构的制造方法的制作工艺简单且具有高制作工艺良率。

【技术实现步骤摘要】
芯片堆叠结构及管芯堆叠结构的制造方法
本专利技术涉及一种半导体结构及其制造方法，且特别是涉及一种芯片堆叠结构及管芯堆叠结构的制造方法。
技术介绍
随着电子制造技术的发展，越来越多的电子产品以可携性、高功能性以及轻薄短小为发展目标，致使其所搭配的芯片的功能性及其所包含的电路装置也势必会越来越多且越来越复杂。在此需求下，三维集成电路(threedimensionintegratedcircuit,3DIC)的设计逐渐受到重视。然而，三维集成电路除了需要面对晶片薄型化、芯片堆叠等相关技术层面的问题外，集成电路的前段与后段制作工艺也出现了隐藏于制造细节上的问题，其高成本与低良率产量为此项技术的主要问题。因此，如何降低三维集成电路的制造成本并提升其制作工艺良率，实为目前研发人员亟欲解决的议题之一。
技术实现思路
本专利技术提供一种芯片堆叠结构及管芯堆叠结构的制造方法，其制作工艺简单且具有高制作工艺良率。本专利技术的一实施例提供一种芯片堆叠结构，其包括第一芯片和第二芯片。第二芯片位于第一芯片上。第一芯片包括第一衬底、第一内连线结构、第一焊垫和第一接触导体。第一内连线结构位于第一衬底的第一表面上。第一本文档来自技高网...

【技术保护点】
1.一种芯片堆叠结构，其特征在于，包括：第一芯片，包括：第一衬底；第一内连线结构，位于所述第一衬底的第一表面上；第一焊垫，位于所述第一内连线结构上；以及第一接触导体，位于所述第一衬底中，且暴露于所述第一衬底的相对于所述第一表面的第二表面；以及第二芯片，位于所述第一芯片上，所述第二芯片包括：第二衬底；第二内连线结构，位于所述第二衬底上；第二焊垫，位于所述第二内连线结构上；以及第二接触导体，位于所述第二衬底中，其中所述第一接触导体直接实体接触所述第二焊垫。

【技术特征摘要】
1.一种芯片堆叠结构，其特征在于，包括：第一芯片，包括：第一衬底；第一内连线结构，位于所述第一衬底的第一表面上；第一焊垫，位于所述第一内连线结构上；以及第一接触导体，位于所述第一衬底中，且暴露于所述第一衬底的相对于所述第一表面的第二表面；以及第二芯片，位于所述第一芯片上，所述第二芯片包括：第二衬底；第二内连线结构，位于所述第二衬底上；第二焊垫，位于所述第二内连线结构上；以及第二接触导体，位于所述第二衬底中，其中所述第一接触导体直接实体接触所述第二焊垫。2.根据权利要求1所述的芯片堆叠结构，其中所述第一接触导体未覆盖所述第一衬底的所述第二表面。3.根据权利要求1所述的芯片堆叠结构，还包括：承载板，位于所述第一芯片的下方。4.根据权利要求3所述的芯片堆叠结构，其中所述承载板包括承载芯片，且所述第一芯片的所述第一焊垫连接至所述承载芯片的焊垫。5.根据权利要求4所述的芯片堆叠结构，其中所述承载芯片的厚度大于所述第一芯片的厚度。6.根据权利要求1所述的芯片堆叠结构，还包括：介电层，位于所述第一芯片和所述第二芯片之间。7.根据权利要求1所述的芯片堆叠结构，其中所述第二芯片的主动面朝向所述第一芯片的背面。8.一种芯片堆叠结构，其特征在于，包括：第一芯片，包括：第一衬底；第一内连线结构，位于所述第一衬底的第一表面上；第一焊垫，位于所述第一内连线结构上；以及第一接触导体，位于所述第一衬底中，且暴露于所述第一衬底的相对于所述第一表面的第二表面；以及第二芯片，位于所述第一芯片上，所述第二芯片包括：第二衬底；第二内连线结构，位于所述第二衬底上；第二焊垫，位于所述第二内连线结构上；以及第二接触导体，位于所述第二衬底中，其中所述第一接触导体直接实体接触所述第二焊垫，所述第一接触导体具有宽度A，所述第二焊垫具有宽度B，且5≤B/A。9.根据权利要求8所述的芯片堆叠结构，其中所述第一接触导体未覆盖所述第一衬底的所述第二表面。10.根据权利要求8所述的芯片堆叠结构，还包括：承载板...

【专利技术属性】
技术研发人员：林明哲，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾,71