改善静电放电防护能力的瞬时电压抑制装置制造方法及图纸

本发明专利技术公开了一种改善静电放电防护能力的瞬时电压抑制装置，包含属于第一导电型的一半导体基板、属于第二导电型的一第一掺杂井区、属于第一导电型的一第一重掺杂区、属于第二导电型的一第二掺杂井区、属于第一导电型的一第二重掺杂区与一第一电流阻挡结构。第一掺杂井区设于半导体基板中，第一重掺杂区设于第一掺杂井区中，第二掺杂井区设于半导体基板中，第二重掺杂区设于第二掺杂井区中。第一电流阻挡结构设于半导体基板中，并与半导体基板的底部相隔，且设于第一掺杂井区与第二掺杂井区之间。

Instantaneous Voltage Suppression Device for Improving the Protection Capability of Electrostatic Discharge

The invention discloses an instantaneous voltage suppression device for improving the protection capability of electrostatic discharge, which comprises a first conductive half conductor substrate, a first doped well area belonging to the second conductive type, a first heavily doped area belonging to the first conductive type, a second doped well area belonging to the second conductive type, a second heavily doped area belonging to the first conductive type and a first current barrier. Structure. The first doping well area is located in the semiconductor substrate, the first doping well area is located in the first doping well area, the second doping well area is located in the semiconductor substrate, and the second doping well area is located in the second doping well area. The first current barrier structure is arranged in the semiconductor substrate, and is separated from the bottom of the semiconductor substrate, and is located between the first doping well area and the second doping well area.

【技术实现步骤摘要】
改善静电放电防护能力的瞬时电压抑制装置
本专利技术涉及一种抑制装置，且特别关于一种改善静电放电防护能力的瞬时电压抑制装置。
技术介绍
受到静电放电(ESD)的冲击而损伤，再加上一些电子产品，如笔记本电脑或手机亦作的比以前更加轻薄短小，对ESD冲击的承受能力更为降低。对于这些电子产品，若没有利用适当的ESD保护装置来进行保护，则电子产品很容易受到ESD的冲击，从而造成电子产品发生系统重新启动，甚至硬件受到伤害而无法复原的问题。目前，所有的电子产品都被要求能通过IEC61000-4-2标准的ESD测试需求。对于电子产品的ESD问题，使用瞬时电压抑制器(TVS)是较为有效的解决方法，让ESD能量快速通过TVS予以释放，避免电子产品受到ESD的冲击而造成伤害。TVS的工作原理如图1所示，在印刷电路板(PCB)上，瞬时电压抑制器10并联欲保护装置12，当ESD情况发生时，瞬时电压抑制器10瞬间被触发，同时，瞬时电压抑制器10亦可提供一低电阻路径，以供瞬时的ESD电流进行放电，让ESD瞬时电流的能量通过瞬时电压抑制器10得以释放。如图2所示，传统的瞬时电压抑制装置包含一N型基板14、两个P型掺杂井区16与两个N型重掺杂区18。P型掺杂井区16设于N型基板14中，N型重掺杂区18设于P型掺杂井区16中。瞬时电压抑制装置具有一放电路径，其由N型基板14、两个P型掺杂井区16与两个N型重掺杂区18所形成。因为静电放电电流沿着最短路径流动，所以此路径接近N型基板14的上表面。因此，由静电放电电流造成的热量会集中在N型基板14的上表面，进而降低静电放电耐受度。因此，本专利技术针对上述的困扰，提出一种改善静电放电防护能力的瞬时电压抑制装置，以解决上述问题。
技术实现思路
本专利技术的主要目的在于提供一种改善静电放电防护能力的瞬时电压抑制装置，其利用第一电流阻挡结构来抑制寄生双载子接面晶体管，进而增强静电放电耐受度。为达上述目的，本专利技术提供一种改善静电放电防护能力的瞬时电压抑制装置，其包含属于第一导电型一半导体基板、属于第二导电型的一第一掺杂井区、属于第一导电型的一第一重掺杂区、属于第二导电型的一第二掺杂井区、属于第一导电型的一第二重掺杂区与一第一电流阻挡结构。第一掺杂井区设于半导体基板中，并与半导体基板的底部相隔。第一重掺杂区设于第一掺杂井区中，第二掺杂井区设于半导体基板中，并与半导体基板的底部相隔。第二重掺杂区设于第二掺杂井区中，第一电流阻挡结构设于半导体基板中，并与半导体基板的底部相隔，且设于第一掺杂井区与第二掺杂井区之间。第一电流阻挡结构的深度大于或等于第一掺杂井区与第二掺杂井区的深度。在本专利技术的一实施例中，瞬时电压抑制装置更包含一第三重掺杂区与一第四重掺杂区。第三重掺杂区属于第一导电型，第三重掺杂区设于第一掺杂井区中。第四重掺杂区属于第一导电型，第四重掺杂区设于第二掺杂井区中，并电性连接第三重掺杂区，第一重掺杂区与第二重掺杂区分别电性连接一第一接脚与一第二接脚。在本专利技术的一实施例中，瞬时电压抑制装置更包含至少一第三掺杂井区，其设于半导体基板中，并与半导体基板的底部相隔，且设于第一电流阻挡结构与第一掺杂井区之间，第一电流阻挡结构的深度大于或等于至少一第三掺杂井区的深度，至少一第三掺杂井区属于第二导电型，至少一第三掺杂井区具有一第五重掺杂区与一第六重掺杂区，第五重掺杂区与第六重掺杂区属于第一导电型，第三重掺杂区通过第五重掺杂区与第六重掺杂区电性连接第四重掺杂区。在本专利技术的一实施例中，瞬时电压抑制装置更包含至少一第二电流阻挡结构，其设于半导体基板中，并与半导体基板的底部相隔，且设于第一掺杂井区与至少一第三掺杂井区之间，至少一第二电流阻挡结构的深度大于或等于第一掺杂井区、第二掺杂井区与至少一第三掺杂井区的深度。在本专利技术的一实施例中，瞬时电压抑制装置更包含至少一第四掺杂井区，其设于半导体基板中，并与半导体基板的底部相隔，且设于第一电流阻挡结构与第二掺杂井区之间，第一电流阻挡结构的深度大于或等于至少一第四掺杂井区的深度，至少一第四掺杂井区属于第二导电型，至少一第四掺杂井区具有一第七重掺杂区与一第八重掺杂区，第七重掺杂区与第八重掺杂区属于第一导电型，第三重掺杂区通过第七重掺杂区与第八重掺杂区电性连接第四重掺杂区。在本专利技术的一实施例中，瞬时电压抑制装置更包含至少一第三电流阻挡结构，其设于半导体基板中，并与半导体基板的底部相隔，且设于第二掺杂井区与至少一第四掺杂井区之间，至少一第三电流阻挡结构的深度大于或等于第一掺杂井区、第二掺杂井区与至少一第四掺杂井区的深度。本专利技术亦提供一种改善静电放电防护能力的瞬时电压抑制装置，其包含属于第一导电型一半导体基板、一磊晶层、属于第二导电型的一第一掺杂井区、属于第一导电型的一第一重掺杂区、属于第二导电型的一第二掺杂井区、属于第一导电型的一第二重掺杂区与一第一电流阻挡结构。磊晶层设于半导体基板上，第一掺杂井区设于磊晶层中，第一重掺杂区设于第一掺杂井区中，第二掺杂井区设于磊晶层中，第二重掺杂区设于第二掺杂井区中。第一电流阻挡结构设于磊晶层中，并设于第一掺杂井区与第二掺杂井区之间，第一电流阻挡结构的深度大于或等于第一掺杂井区与第二掺杂井区的深度。在本专利技术的一实施例中，瞬时电压抑制装置更包含一第三重掺杂区与一第四重掺杂区。第三重掺杂区属于第一导电型，第三重掺杂区设于第一掺杂井区中。第四重掺杂区属于第一导电型，第四重掺杂区设于第二掺杂井区中，并电性连接第三重掺杂区，第一重掺杂区与第二重掺杂区分别电性连接一第一接脚与一第二接脚。在本专利技术的一实施例中，瞬时电压抑制装置更包含至少一第三掺杂井区，其设于磊晶层中，并设于第一电流阻挡结构与第一掺杂井区之间，第一电流阻挡结构的深度大于或等于至少一第三掺杂井区的深度，至少一第三掺杂井区属于第二导电型，至少一第三掺杂井区具有一第五重掺杂区与一第六重掺杂区，第五重掺杂区与第六重掺杂区属于第一导电型，第三重掺杂区通过第五重掺杂区与第六重掺杂区电性连接第四重掺杂区。在本专利技术的一实施例中，瞬时电压抑制装置更包含至少一第二电流阻挡结构，其设于磊晶层中，并设于第一掺杂井区与至少一第三掺杂井区之间，至少一第二电流阻挡结构的深度大于或等于第一掺杂井区、第二掺杂井区与至少一第三掺杂井区的深度。在本专利技术的一实施例中，瞬时电压抑制装置更包含至少一第四掺杂井区，其设于磊晶层中，并设于第一电流阻挡结构与第二掺杂井区之间，第一电流阻挡结构的深度大于或等于至少一第四掺杂井区的深度，至少一第四掺杂井区属于第二导电型，至少一第四掺杂井区具有一第七重掺杂区与一第八重掺杂区，第七重掺杂区与第八重掺杂区属于第一导电型，第三重掺杂区通过第七重掺杂区与第八重掺杂区电性连接第四重掺杂区。在本专利技术的一实施例中，瞬时电压抑制装置更包含至少一第三电流阻挡结构，其设于磊晶层中，并设于第二掺杂井区与至少一第四掺杂井区之间，至少一第三电流阻挡结构的深度大于或等于第一掺杂井区、第二掺杂井区与至少一第四掺杂井区的深度。附图说明图1为现有技术的与欲保护装置连接的瞬时电压抑制器的电路方块图。图2为现有技术的瞬时电压抑制装置的结构剖视图。图3为本专利技术的改善静电放电防护能力的瞬时电压抑制装置的第一实施例的结构剖视图。图4为本专利技术的图3的一等效电路图本文档来自技高网...

【技术保护点】
1.一种改善静电放电防护能力的瞬时电压抑制装置，其特征在于，包含：一半导体基板，属于第一导电型；一第一掺杂井区，属于第二导电型，该第一掺杂井区设于该半导体基板中，并与该半导体基板的底部相隔；一第一重掺杂区，属于该第一导电型，该第一重掺杂区设于该第一掺杂井区中；一第二掺杂井区，属于该第二导电型，该第二掺杂井区设于该半导体基板中，并与该半导体基板的该底部相隔；一第二重掺杂区，属于该第一导电型，该第二重掺杂区设于该第二掺杂井区中；以及一第一电流阻挡结构，设于该半导体基板中，并与该半导体基板的该底部相隔，且设于该第一掺杂井区与该第二掺杂井区之间，该第一电流阻挡结构的深度大于或等于该第一掺杂井区与该第二掺杂井区的深度。

【技术特征摘要】
2018.07.23 US 16/042,0701.一种改善静电放电防护能力的瞬时电压抑制装置，其特征在于，包含：一半导体基板，属于第一导电型；一第一掺杂井区，属于第二导电型，该第一掺杂井区设于该半导体基板中，并与该半导体基板的底部相隔；一第一重掺杂区，属于该第一导电型，该第一重掺杂区设于该第一掺杂井区中；一第二掺杂井区，属于该第二导电型，该第二掺杂井区设于该半导体基板中，并与该半导体基板的该底部相隔；一第二重掺杂区，属于该第一导电型，该第二重掺杂区设于该第二掺杂井区中；以及一第一电流阻挡结构，设于该半导体基板中，并与该半导体基板的该底部相隔，且设于该第一掺杂井区与该第二掺杂井区之间，该第一电流阻挡结构的深度大于或等于该第一掺杂井区与该第二掺杂井区的深度。2.如权利要求1所述的改善静电放电防护能力的瞬时电压抑制装置，其特征在于，该第一导电型为P型，该第二导电型为N型。3.如权利要求1所述的改善静电放电防护能力的瞬时电压抑制装置，其特征在于，该第一导电型为N型，该第二导电型为P型。4.如权利要求1所述的改善静电放电防护能力的瞬时电压抑制装置，其特征在于，该第一电流阻挡结构为属于该第一导电型的重掺杂井区或隔离沟渠。5.如权利要求1所述的改善静电放电防护能力的瞬时电压抑制装置，其特征在于，更包含：一第三重掺杂区，属于该第一导电型，该第三重掺杂区设于该第一掺杂井区中；以及一第四重掺杂区，属于该第一导电型，该第四重掺杂区设于该第二掺杂井区中，并电性连接该第三重掺杂区，该第一重掺杂区与该第二重掺杂区分别电性连接一第一接脚与一第二接脚。6.如权利要求5所述的改善静电放电防护能力的瞬时电压抑制装置，其特征在于，更包含至少一第三掺杂井区，其设于该半导体基板中，并与该半导体基板的该底部相隔，且设于该第一电流阻挡结构与该第一掺杂井区之间，该第一电流阻挡结构的该深度大于或等于该至少一第三掺杂井区的深度，该至少一第三掺杂井区属于该第二导电型，该至少一第三掺杂井区具有一第五重掺杂区与一第六重掺杂区，该第五重掺杂区与该第六重掺杂区属于该第一导电型，该第三重掺杂区通过该第五重掺杂区与该第六重掺杂区电性连接该第四重掺杂区。7.如权利要求6所述的改善静电放电防护能力的瞬时电压抑制装置，其特征在于，更包含至少一第二电流阻挡结构，其设于该半导体基板中，并与该半导体基板的该底部相隔，且设于该第一掺杂井区与该至少一第三掺杂井区之间，该至少一第二电流阻挡结构的深度大于或等于该第一掺杂井区、该第二掺杂井区与该至少一第三掺杂井区的该深度。8.如权利要求7所述的改善静电放电防护能力的瞬时电压抑制装置，其特征在于，该至少一第二电流阻挡结构为属于该第一导电型的重掺杂井区或隔离沟渠。9.如权利要求5所述的改善静电放电防护能力的瞬时电压抑制装置，其特征在于，更包含至少一第四掺杂井区，其设于该半导体基板中，并与该半导体基板的该底部相隔，且设于该第一电流阻挡结构与该第二掺杂井区之间，该第一电流阻挡结构的该深度大于或等于该至少一第四掺杂井区的深度，该至少一第四掺杂井区属于该第二导电型，该至少一第四掺杂井区具有一第七重掺杂区与一第八重掺杂区，该第七重掺杂区与该第八重掺杂区属于该第一导电型，该第三重掺杂区通过该第七重掺杂区与该第八重掺杂区电性连接该第四重掺杂区。10.如权利要求9所述的改善静电放电防护能力的瞬时电压抑制装置，其特征在于，更包含至少一第三电流阻挡结构，其设于该半导体基板中，并与该半导体基板的该底部相隔，且设于该第二掺杂井区与该至少一第四掺杂井区之间，该至少一第三电流阻挡结构的深度大于或等于该第一掺杂井区、该第二掺杂井区与该至少一第四掺杂井区的该深度。11.如权...

【专利技术属性】
技术研发人员：陈致维，沈佑书，林昆贤，
申请(专利权)人：晶焱科技股份有限公司，
类型：发明
国别省市：中国台湾,71