一种电压抑制器及其制备方法技术

本发明专利技术公开了一种电压抑制器，包括N型的衬底，形成在衬底的上表面的N型的第一外延层，贯穿第一外延层且与衬底接触的至少一个N型的第二外延层，自第一外延层的上表面向下形成的P型的体区，自体区的上表面向下形成的埋层以及与埋层邻接的至少一个N型的源区，形成在第二外延层一侧壁上且位于体区与第二外延层之间的第一绝缘层，形成在第一绝缘层的上表面上且延伸至源区的上表面的至少一个第二绝缘层，形成在第二外延层的上表面及第二绝缘层的上表面的至少一个多晶硅层，形成在第一外延层、多晶硅层和源区的上表面上的介质层。本发明专利技术还公开了一种上述电压抑制器的制备方法。其能实现自启动而不会被较大的电压击穿，且结构简单、成本低。

【技术实现步骤摘要】
一种电压抑制器及其制备方法
本专利技术涉及半导体芯片
，尤其涉及一种电压抑制器及其制备方法。
技术介绍
瞬态电压抑制器(TVS)是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。但现有的电压抑制器不能实现自启动放电，如果电压过大就会导致被击穿，且结构复杂，成本高。
技术实现思路
为了克服现有技术的不足，本专利技术的目的之一在于提供一种电压抑制器，其能实现自启动而不会被较大的电压击穿，且结构简单、成本低；本专利技术的目的之二在于提供一种电压抑制器的制备方法。本专利技术的目的之一采用以下技术方案实现：一种电压抑制器，包括N型的衬底，形成在所述衬底的上表面的N型的第一外延层，贯穿所述第一外延层且与所述衬底接触的至少一个N型的第二外延层，自所述第一外延层的上表面向下形成的P型的体区，自所述体区的上表面向下形成的埋层以及与所述埋层邻接的至少一个N型的源区，形成在所述第二外延层一侧壁上且位于所述体区与所述第二外延层之间的至少一个第一绝缘层，形成在所述第一绝缘层本文档来自技高网...

【技术保护点】
1.一种电压抑制器，其特征在于：包括N型的衬底，形成在所述衬底的上表面的N型的第一外延层，贯穿所述第一外延层且与所述衬底接触的至少一个N型的第二外延层，自所述第一外延层的上表面向下形成的P型的体区，自所述体区的上表面向下形成的埋层以及与所述埋层邻接的至少一个N型的源区，形成在所述第二外延层一侧壁上且位于所述体区与所述第二外延层之间的至少一个第一绝缘层，形成在所述第一绝缘层的上表面上且延伸至所述源区的上表面的至少一个第二绝缘层，形成在所述第二外延层的上表面及所述第二绝缘层的上表面的至少一个多晶硅层，所述多晶硅层、所述第二外延层、所述第一外延层和所述衬底的电阻依次递减，形成在所述第一外延层、所述多...

【技术特征摘要】
1.一种电压抑制器，其特征在于：包括N型的衬底，形成在所述衬底的上表面的N型的第一外延层，贯穿所述第一外延层且与所述衬底接触的至少一个N型的第二外延层，自所述第一外延层的上表面向下形成的P型的体区，自所述体区的上表面向下形成的埋层以及与所述埋层邻接的至少一个N型的源区，形成在所述第二外延层一侧壁上且位于所述体区与所述第二外延层之间的至少一个第一绝缘层，形成在所述第一绝缘层的上表面上且延伸至所述源区的上表面的至少一个第二绝缘层，形成在所述第二外延层的上表面及所述第二绝缘层的上表面的至少一个多晶硅层，所述多晶硅层、所述第二外延层、所述第一外延层和所述衬底的电阻依次递减，形成在所述第一外延层、所述多晶硅层和所述源区的上表面上的介质层，形成在所述介质层的上表面上并分别与所述多晶硅层、所述埋层和所述源区连接的第一金属层，形成在所述衬底的下表面上的第二金属层。2.根据权利要求1所述的电压抑制器，其特征在于：所述源区的一端与所述第一金属层连接，所述源区的另一端设置在所述第二绝缘层的下表面上。3.根据权利要求1所述的电压抑制器，其特征在于：所述第二外延层的方阻大于100欧姆。4.根据权利要求1所述的电压抑制器，其特征在于：所述埋层的离子浓度和所述源区的离子浓度均大于所述体区的离子浓度。5.根据权利要求1所述的电压抑制器，其特征在于：所述第一绝缘层和所述第二绝缘层均为氧化硅层。6.根据权利要求1所述的电压抑制器，其特征在于：所述电压抑制器包括两个第二外延层、两个多晶硅层、两个第一绝缘层、两个第二绝缘层和两个源区，两个源区邻接于所述埋层两侧，两个第二绝缘层均分别延伸至两个源区的上表面上，两个多晶硅层均分别设置在两个第二外延层的上表面且...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：盛世瑶兰深圳科技有限公司，
类型：发明
国别省市：广东,44