FPGA重复单元TILE关键子电路解析方法技术

本发明专利技术属于集成电路技术领域，具体为一种FPGA重复单元TILE关键子电路的解析方法。包括：架构参数定义，对全局互连线、局部互连线和可编程逻辑单元的架构参数定义；全局互连线架构参数定义包括方向、线类型、抽头位置、总线编号、延长线；局部互连线架构参数定义包括线类型和总线编号；可编程逻辑单元的LUT包括位置编号和LUT的扇入数，寄存器的和进位连的架构参数类似于LUT；按照互连线和可编程逻辑单元架构参数，对于FPGA架构，生成FPGA的逻辑和互连之间的连接规律描述文件；基于该连接规律描述文件，由电路自动生成程序解析全局互连线、局部互连线和可编程逻辑单元之间的连接关系，自动输出FPGA芯片的关键子电路。

Analytical Method of Key Subcircuits in TILE Repetitive Unit of FPGA

The invention belongs to the field of integrated circuit technology, in particular to an analytical method for the key sub-circuit of the repetitive unit TILE of the FPGA. It includes: definition of architecture parameters, including global interconnect, local interconnect and programmable logic unit; definition of architecture parameters of global interconnect includes direction, line type, tap location, bus number, extension line; definition of architecture parameters of local interconnect includes line type and bus number; LUT of programmable logic unit includes location number and fan-in number of LUT. The architecture parameters of registers and carry connections are similar to LUT; according to the architecture parameters of interconnects and programmable logic units, the description files of the logic and interconnection rules of the FPGA are generated for the architecture of the FPGA; based on the description files of the interconnection rules, the connection relations between global interconnects, local interconnects and programmable logic units are automatically analyzed by the circuit automatic generation program, and the connection relations between the global interconnects, local interconnects and programmable logic units are automatically The key sub-circuits of the output FPGA chip.

【技术实现步骤摘要】
FPGA重复单元TILE关键子电路解析方法
本专利技术属于集成电路
，具体涉及FPGA重复单元TILE关键子电路解析方法。
技术介绍
FPGA是一种基于重复单元TILE的规整阵列结构，如图1所示。正是这种规整性结构使其往往率先使用世界最前沿IC工艺与设计技术，集成度在各类IC中名列前茅、已达数百亿晶体管。这种规整FPGA电路一般采用全定制设计方法以获得其高性能[1-4]，FPGA电路晶体管快速优化方法不但可以缩短全定制FPGA芯片的设计时间，而且还可以提高性能。而FPGA电路的晶体管快速优化方法，主要基于FPGA架构参数和工艺参数进行关键子电路解析和优化，所以FPGA关键子电路解析是决定性的一步，另外，FPGA关键子电路解析对FPGA芯片结构探讨、FPGA软件系统开发也十分重要，是FPGA设计自动化的重要前题。本专利技术提出了一种适合于任意架构FPGA的关键子电路解析方法。FPGA由重复单元TILE组成，如图1所示便是基于重复TILE的FPGA一种架构图，也可以应用于其它架构。TILE包括互连线和可编程逻辑块（CLB）组成，如图2所示。互连线包括全局互连线和局部互连线。全局互连本文档来自技高网...

【技术保护点】
1.一种FPGA重复单元TILE关键子电路解析方法，其特征在于，具体步骤如下：第一步，架构参数定义：该架构参数适用于任意架构FPGA中重复TILE中的互连线和可编程逻辑单元（CLB）；互连线包括连接到其它TILE的全局互连线和在TILE内部的局部互连线参数，局部互连线是全局互连线和CLB之间通信的桥梁，来自全局互连线的数据通过输入选择器（IMUX）输入到CLB、CLB的数据通过输出选择器（OMUX）输出到全局互连线；局部互连线还包括时钟输入选择器（CLK）、复位/置位控制选择器（CTRL）；可编程逻辑单元CLB包括任意输入的LUT、进位连和寄存器；架构参数定义包括对全局互连线、局部互连线和可编...

【技术特征摘要】
1.一种FPGA重复单元TILE关键子电路解析方法，其特征在于，具体步骤如下：第一步，架构参数定义：该架构参数适用于任意架构FPGA中重复TILE中的互连线和可编程逻辑单元（CLB）；互连线包括连接到其它TILE的全局互连线和在TILE内部的局部互连线参数，局部互连线是全局互连线和CLB之间通信的桥梁，来自全局互连线的数据通过输入选择器（IMUX）输入到CLB、CLB的数据通过输出选择器（OMUX）输出到全局互连线；局部互连线还包括时钟输入选择器（CLK）、复位/置位控制选择器（CTRL）；可编程逻辑单元CLB包括任意输入的LUT、进位连和寄存器；架构参数定义包括对全局互连线、局部互连线和可编程逻辑单元（CLB）的架构参数定义；全局互连线架构参数定义，包括方向、线类型、抽头位置、总线编号、延长线这几个方面；局部互连线架构参数定义，包括线类型和总线编号两方面；可编程逻辑单元（CLB）的LUT的架构参数定义包括LUT位置编号和LUT的扇入数两方面，寄存器的和进位连的架构参数类似于LUT，也进行定义编号；（合到次）第二步，按照互连线和可编程逻辑单元（CLB）架构参数，对于给定一个FPGA架构，生成FPGA的逻辑和互连之间的连接规律描述文件；该描述文件说明了全局互连线是如何在多个TILE之间连接的；说明了局部互连线如何实现全局互连线和CLB之间信号传输的；说明了CLB的LUT输入是如何连接局部互连线，CLB的进位连的输入/输出是如何在TILE之间连接的，CLB的寄存器的数据输入、时钟输入、复位输入，数据输出是如何连接局部互连线；第三步，基于逻辑和互连之间的连接规律描述文件，解析出全局互连线、局部互连线和可编程逻辑单元之间的连接关系，得到FPGA芯片的关键子电路。2.根据权利要求1所述的FPGA重复单元TILE全局互连关键子电路解析方法，其特征在于，全局互连线参数定义如下：方向参数，除了东、西、南、北外，还包括拐线涉...

【专利技术属性】
技术研发人员：来金梅，李正杰，庞云冰，张宇凡，陈威同，王健，
申请(专利权)人：复旦大学，
类型：发明
国别省市：上海,31