FPGA重复单元TILE关键子电路解析方法技术

本发明专利技术属于集成电路技术领域，具体为一种FPGA重复单元TILE关键子电路的解析方法。包括：架构参数定义，对全局互连线、局部互连线和可编程逻辑单元的架构参数定义；全局互连线架构参数定义包括方向、线类型、抽头位置、总线编号、延长线；局部互连线架构参数定义包括线类型和总线编号；可编程逻辑单元的LUT包括位置编号和LUT的扇入数，寄存器的和进位连的架构参数类似于LUT；按照互连线和可编程逻辑单元架构参数，对于FPGA架构，生成FPGA的逻辑和互连之间的连接规律描述文件；基于该连接规律描述文件，由电路自动生成程序解析全局互连线、局部互连线和可编程逻辑单元之间的连接关系，自动输出FPGA芯片的关键子电路。

Analytical Method of Key Subcircuits in TILE Repetitive Unit of FPGA

The invention belongs to the field of integrated circuit technology, in particular to an analytical method for the key sub-circuit of the repetitive unit TILE of the FPGA. It includes: definition of architecture parameters, including global interconnect, local interconnect and programmable logic unit; definition of architecture parameters of global interconnect includes direction, line type, tap location, bus number, extension line; definition of architecture parameters of local interconnect includes line type and bus number; LUT of programmable logic unit includes location number and fan-in number of LUT. The architecture parameters of registers and carry connections are similar to LUT; according to the architecture parameters of interconnects and programmable logic units, the description files of the logic and interconnection rules of the FPGA are generated for the architecture of the FPGA; based on the description files of the interconnection rules, the connection relations between global interconnects, local interconnects and programmable logic units are automatically analyzed by the circuit automatic generation program, and the connection relations between the global interconnects, local interconnects and programmable logic units are automatically The key sub-circuits of the output FPGA chip.

【技术实现步骤摘要】
FPGA重复单元TILE关键子电路解析方法
本专利技术属于集成电路
，具体涉及FPGA重复单元TILE关键子电路解析方法。
技术介绍
FPGA是一种基于重复单元TILE的规整阵列结构，如图1所示。正是这种规整性结构使其往往率先使用世界最前沿IC工艺与设计技术，集成度在各类IC中名列前茅、已达数百亿晶体管。这种规整FPGA电路一般采用全定制设计方法以获得其高性能[1-4]，FPGA电路晶体管快速优化方法不但可以缩短全定制FPGA芯片的设计时间，而且还可以提高性能。而FPGA电路的晶体管快速优化方法，主要基于FPGA架构参数和工艺参数进行关键子电路解析和优化，所以FPGA关键子电路解析是决定性的一步，另外，FPGA关键子电路解析对FPGA芯片结构探讨、FPGA软件系统开发也十分重要，是FPGA设计自动化的重要前题。本专利技术提出了一种适合于任意架构FPGA的关键子电路解析方法。FPGA由重复单元TILE组成，如图1所示便是基于重复TILE的FPGA一种架构图，也可以应用于其它架构。TILE包括互连线和可编程逻辑块（CLB）组成，如图2所示。互连线包括全局互连线和局部互连线。全局互连线指的是信号跨越了TILE的情况。通过局部互连线，可编程逻辑块可以和互连线完成信号传输。例如两个不同TILE的CLB要进行信号传输，则CLB首先通过局部互联的OMUX将信号传递到全局互连线中，然后全局互连线传递信号跨越若干个TILE到达目的TILE，然后再通过局部互连的IMUX将信号传递给CLB。其中全局互连线和局部互连线的源头在硬件电路都是多路选通器。首先，本专利技术对其一个重复单元TILE架构参数进行定义，包括对全局互连线、局部互连线和可编程逻辑单元的架构参数定义。然后，对任一FPGA架构，按照本专利技术定义的架构参数，生成FPGA的逻辑和互连之间的连接规律描述文件。最后，基于逻辑和互连之间的连接规律描述文件中的连线驱动关系，自动解析出FPGA的关键子电路。参考文献：[1]BETZV,ROSEJ,MARQUARDTA.ArchitectureandCADforDeep-SubmicronFPGAS[J].SpringerInternational,1999,497.[2]AHMEDE,ROSEJ.TheeffectofLUTandclustersizeondeep-submicronFPGAperformanceanddensity[J].IEEETransactionsonVeryLargeScaleIntegrationSystems,2004,12(3):288-98.[3]LEMIEUXG,LEEE,TOMM,etal.Directionalandsingle-driverwiresinFPGAinterconnect[A]in:proceedingsoftheIEEEInternationalConferenceonField-ProgrammableTechnology,2004Proceedings[C],F,2004.[4]KUONI,ROSEJ.ExploringAreaandDelayTradeoffsinFPGAsWithArchitectureandAutomatedTransistorDesign[J].VeryLargeScaleIntegrationSystemsIEEETransactionson,2011,19(1):71-84.。
技术实现思路
本专利技术的目的在于提出一种FPGA重复单元TILE关键子电路解析方法。本专利技术提出的FPGA重复单元TILE关键子电路解析方法，其流程图如图7所示，具体步骤如下：第一步，架构参数定义：该架构参数适用于任意架构FPGA中重复TILE中的互连线和可编程逻辑单元（CLB）；、互连线包括连接到其它TILE的全局互连线和在TILE内部的局部互连线参数，局部互连线是全局互连线和CLB之间通信的桥梁，来自全局互连线的数据通过输入选择器（IMUX）输入到CLB、CLB的数据通过输出选择器（OMUX）输出到全局互连线；局部互连线还包括时钟输入选择器（CLK）、复位/置位控制选择器（CTRL）等；可编程逻辑单元CLB可以包括任意输入的LUT（如4输入/5输入/6输入等）、进位连和寄存器等。架构参数定义包括对全局互连线、局部互连线和可编程逻辑单元（CLB）的架构参数定义。全局互连线架构参数定义需要从方向、线类型、抽头位置、总线编号、延长线这几个方面定义；局部互连线架构参数定义需要从线类型和总线编号两方面定义；可编程逻辑单元（CLB）的LUT的架构参数定义从位置编号和LUT的扇入数两方面定义，寄存器的和进位连的架构参数类似于LUT，也需要定义编号。全局互连线参数定义，包括：方向，线类型、抽头位置、总线编号、延长线这几个方面：方向参数除了东、西、南、北。还可以拐线等其它方向，比如先北后东、先北后西、先南后东、先南后西等；线类型参数根据全局互连线跨越TILE的距离定义，比如跨一个TILE的是一倍线、跨两个TILE的是二倍线、跨四个TILE的是四倍线、跨六个TILE的六倍线、跨十二个TILE的是十二倍或更长的长线等；抽头位置参数表示线所到达的TILE的位置。比如用A/B/C/D/E/BEG/MID/END等表示，如BEG表示开始的位置，A表示BEG之后跨越了1个TILE到达的位置，END表示结束的位置；总线编号参数是指在TILE中，同种线类型的互连线不止一根，总线宽度是正整数，比如4、10等，因此需要进行编号；延长线参数是为了增加芯片的连通度，全局互连线在END结束之后，又向东、西、南、北任意方向延长了TILE的连接，延长线应包括延长线的方向和编号。（参见表1）。局部互连线架构参数定义包括线类型和总线编号两方面（参见表2）。线类型参数是根据连接到CLB中不同的子电路而分类。如局部互连线连接到LUT输入端的IMUX信号线；局部互连线连接到寄存器的时钟端的CLK信号线；局部互连线连接到寄存器的控制端的CTRL信号线；局部互连线连接到进位链的进位信号BYP信号线；局部互连线连接到寄存器的时钟使能端的FAN信号线，以及其它类型信号线。总线编号参数，是指在TILE中，同种线类型的互连线不止一根，总线宽度是正整数，比如8、48等等，因此需要进行编号。可编程逻辑单元（CLB）的LUT的架构参数定义包括LUT位置编号和LUT的扇入数两方面，LUT位置参数指LUT的个数不只一个，要从最底下位置编号到最上面位置进行编号，比如最底下位置编号为A，往上一个位置是B，以此类推，这里A、B...可以是任意字母或其它有意义的字符或数字等。LUT的扇入参数是指LUT的输入数，可以是4输入/5输入/6输入等；依次类推，（参见表3）。另外，可编程逻辑单元（CLB）的寄存器的架构参数、进位连的架构参数也需要定义位置编号等，采用类的方法进行。第二步，按照互连线和可编程逻辑单元（CLB）架构参数，对于给定一个FPGA架构，生成FPGA的逻辑和互连之间的连接规律描述文件。该描述文件说明了全局互连线是如何在多个TILE之间连接的；说明了局部互连线如何实现全局互连线和CLB之间信号传输的；说明了CLB的LUT输入是如何连接局部互本文档来自技高网...

【技术保护点】
1.一种FPGA重复单元TILE关键子电路解析方法，其特征在于，具体步骤如下：第一步，架构参数定义：该架构参数适用于任意架构FPGA中重复TILE中的互连线和可编程逻辑单元（CLB）；互连线包括连接到其它TILE的全局互连线和在TILE内部的局部互连线参数，局部互连线是全局互连线和CLB之间通信的桥梁，来自全局互连线的数据通过输入选择器（IMUX）输入到CLB、CLB的数据通过输出选择器（OMUX）输出到全局互连线；局部互连线还包括时钟输入选择器（CLK）、复位/置位控制选择器（CTRL）；可编程逻辑单元CLB包括任意输入的LUT、进位连和寄存器；架构参数定义包括对全局互连线、局部互连线和可编程逻辑单元（CLB）的架构参数定义；全局互连线架构参数定义，包括方向、线类型、抽头位置、总线编号、延长线这几个方面；局部互连线架构参数定义，包括线类型和总线编号两方面；可编程逻辑单元（CLB）的LUT的架构参数定义包括LUT位置编号和LUT的扇入数两方面，寄存器的和进位连的架构参数类似于LUT，也进行定义编号；（合到次）第二步，按照互连线和可编程逻辑单元（CLB）架构参数，对于给定一个FPGA架构，生成FPGA的逻辑和互连之间的连接规律描述文件；该描述文件说明了全局互连线是如何在多个TILE之间连接的；说明了局部互连线如何实现全局互连线和CLB之间信号传输的；说明了CLB的LUT输入是如何连接局部互连线，CLB的进位连的输入/输出是如何在TILE之间连接的，CLB的寄存器的数据输入、时钟输入、复位输入，数据输出是如何连接局部互连线；第三步，基于逻辑和互连之间的连接规律描述文件，解析出全局互连线、局部互连线和可编程逻辑单元之间的连接关系，得到FPGA芯片的关键子电路。...

【技术特征摘要】
1.一种FPGA重复单元TILE关键子电路解析方法，其特征在于，具体步骤如下：第一步，架构参数定义：该架构参数适用于任意架构FPGA中重复TILE中的互连线和可编程逻辑单元（CLB）；互连线包括连接到其它TILE的全局互连线和在TILE内部的局部互连线参数，局部互连线是全局互连线和CLB之间通信的桥梁，来自全局互连线的数据通过输入选择器（IMUX）输入到CLB、CLB的数据通过输出选择器（OMUX）输出到全局互连线；局部互连线还包括时钟输入选择器（CLK）、复位/置位控制选择器（CTRL）；可编程逻辑单元CLB包括任意输入的LUT、进位连和寄存器；架构参数定义包括对全局互连线、局部互连线和可编程逻辑单元（CLB）的架构参数定义；全局互连线架构参数定义，包括方向、线类型、抽头位置、总线编号、延长线这几个方面；局部互连线架构参数定义，包括线类型和总线编号两方面；可编程逻辑单元（CLB）的LUT的架构参数定义包括LUT位置编号和LUT的扇入数两方面，寄存器的和进位连的架构参数类似于LUT，也进行定义编号；（合到次）第二步，按照互连线和可编程逻辑单元（CLB）架构参数，对于给定一个FPGA架构，生成FPGA的逻辑和互连之间的连接规律描述文件；该描述文件说明了全局互连线是如何在多个TILE之间连接的；说明了局部互连线如何实现全局互连线和CLB之间信号传输的；说明了CLB的LUT输入是如何连接局部互连线，CLB的进位连的输入/输出是如何在TILE之间连接的，CLB的寄存器的数据输入、时钟输入、复位输入，数据输出是如何连接局部互连线；第三步，基于逻辑和互连之间的连接规律描述文件，解析出全局互连线、局部互连线和可编程逻辑单元之间的连接关系，得到FPGA芯片的关键子电路。2.根据权利要求1所述的FPGA重复单元TILE全局互连关键子电路解析方法，其特征在于，全局互连线参数定义如下：方向参数，除了东、西、南、北外，还包括拐线涉...

【专利技术属性】
技术研发人员：来金梅，李正杰，庞云冰，张宇凡，陈威同，王健，
申请(专利权)人：复旦大学，
类型：发明
国别省市：上海,31