提供布局的方法及非暂时性机器可读介质技术

本发明专利技术公开了集成电路布局中的导体部件的各个实例。在实例中，一种提供布局的方法包括初始化用于制造集成电路的布局。将多个填充单元插入到布局中。多个填充单元包括与集成电路的导线相对应的多个填充线图形。之后，将包括多个功能图形的设计插入到布局中。去除与多个功能图形冲突的多个填充单元的多个填充线图形的冲突子集。提供了用于制造集成电路的包括多个填充单元和设计的布局。本发明专利技术还提供了非暂时性机器可读介质存储指令。

Providing layout methods and non-temporary machine-readable media

The invention discloses various examples of conductor components in integrated circuit layout. In an example, a method of providing layout includes initializing the layout for manufacturing integrated circuits. Insert multiple filling units into the layout. The plurality of filling units includes a plurality of filling line graphics corresponding to the wires of the integrated circuit. After that, the design that includes multiple functional graphics is inserted into the layout. Remove the conflict subset of multiple filling lines of multiple filling units that conflict with multiple functional graphics. Layouts including multiple filling units and designs for manufacturing integrated circuits are provided. The invention also provides non-temporary machine-readable medium storage instructions.

【技术实现步骤摘要】
提供布局的方法及非暂时性机器可读介质
本专利技术的实施例一般地涉及半导体
，更具体地，涉及提供布局的方法及非暂时性机器可读介质。
技术介绍
半导体集成电路(IC)产业已经经历了快速发展。在IC发展过程中，功能密度(即，单位芯片面积上互连器件的数量)通常在增加，同时几何尺寸(即，可使用制造工艺创建的最小组件(或线))减小。该按比例缩小工艺通常通过提高生产效率和降低相关成本而提供益处。然而，这种按比例缩小还伴随有设计和制造包括这些IC的器件的复杂程度的增加。制造的并行进步已经允许精确和可靠地制造越来越复杂的设计。器件制造以及连接它们的导体网络的制造已经取得了进步。在这方面，集成电路可以包括用于电连接电路器件(例如，鳍式场效应晶体管(FinFET)、平面FET、双极结型晶体管(BJT)、发光二极管(LED)、存储器件、其他有源器件和/或无源器件等)的互连结构。互连结构可以包括与导线垂直堆叠的任何数量的介电层，其中，该导线在该层内水平延伸。通孔可以垂直延伸以将一层中的导线与邻近层中的导线连接。类似地，接触件可以在导线和衬底层级部件之间垂直延伸。共同地，线、通孔和接触件携带器件之间的信号、电源和接地电压，并允许它们作为电路操作。
技术实现思路
根据本专利技术的一方面，提供了一种提供布局的方法，包括：初始化用于制造集成电路的布局；将多个填充单元插入到所述布局中，其中，所述多个填充单元包括与所述集成电路的导线相对应的多个填充线图形；之后将包括多个功能图形的设计插入到所述布局中；去除与所述多个功能图形冲突的所述多个填充单元的多个填充线图形的冲突子集；以及提供包括所述多个填充单元和所述设计的所述布局，从而用于制造所述集成电路。根据本专利技术的另一方面，提供了一种提供布局的方法，包括：接收集成电路布局；将填充单元插入到所述集成电路布局中，其中，所述填充单元包括限定集成电路的导线的填充线图形和限定所述集成电路的通孔的填充通孔图形；在插入所述填充单元之后，将功能设计插入到所述集成电路布局中；去除与所述功能设计冲突的所述填充线图形的子集；去除与所述功能设计冲突的所述填充通孔图形的子集；以及之后，提供用于制造所述集成电路的所述集成电路布局。根据本专利技术的又一方面，提供了一种非暂时性机器可读介质存储指令，当由处理资源执行所述指令时，使得所述处理资源：初始化用于制造集成电路的布局；插入包括所述集成电路的第一集合的前段制程(FEOL)图形和所述集成电路的第一集合的后段制程(BEOL)图形的设计；将填充单元插入所述布局中，其中，所述填充单元包括所述集成电路的第二集合的前段制程(FEOL)图形和所述集成电路的第二集合的后段制程(BEOL)图形；去除与所述设计冲突的所述第二集合的后段制程图形的子集；以及提供用于制造所述集成电路的所述布局。附图说明当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。图1A是根据本专利技术的各个方面的工件的部分的顶视图。图1B是根据本专利技术的各个方面的工件的截面图。图2是根据本专利技术的各个方面的利用导电部件图形补充布局的方法的流程图。图3-图6是根据本专利技术的各个方面的布局的部分的顶视图。图7是根据本专利技术的各个方面的利用填充部件补充布局的方法的流程图。图8-图11是根据本专利技术的各个方面的利用填充部件补充的布局的部分的顶视图。图12是根据本专利技术的各个方面的计算系统的框图。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示超出所述范围的各个实施例和/或配置之间的关系。此外，本专利技术的下文中一个部件形成在另一部件上、连接至和/或耦接至另一部件可以包括以直接接触的方式形成部件的实施例，并且还可以包括形成插入部件之间的额外的部件，从而使得部件可以不直接接触的实施例。此外，使用例如“下部”、“上部”、“水平”、“垂直”、“在...之上”、“在...上方”、“在...之下”、“在...下面”、“向上”、“向下”、“在...顶部”、“在...底部”等以及其衍生词(例如“水平地”、“向下地”、“向上地”等)这样的空间关系术语，以容易地描述如本专利技术中一个部件与另一个部件的关系。空间相对术语旨在覆盖包括部件的器件的不同定位。随着器件尺寸缩小，集成电路的最终尺寸可能差不多取决于电路器件上的互连结构。然而，互连件通常抵制缩小其的努力。虽然可以减少互连件的导线的厚度以在给定区域中封装较多的线，但是已经证明可靠地制造较薄的线具有挑战性。例如，已经确定具有较薄的线的互连层很可能具有表面不规则性。一个原因可能是，由于硬度的差异，所以即使在化学机械抛光/平面化(CMP)工艺之后，互连电介质的未被特定量的导线增强的区域也可能经历凸起或凹陷。结果，当层经历CMP时，该区域具有不规则的表面。不规则的表面使得增加额外的层更具风险，因为由于层变化导致的对准误差通过每个额外的互连层而趋向于恶化。随着互连件尺寸的缩小，互连层可能变得对线密度更加敏感。此外，当互连件尺寸缩小时，通孔在增强电介质上的效果变得越来越明显。然而，对于较小的通孔尺寸，不连接至导线(即，隔离的通孔)的通孔趋向于不良地制造并且会经历缩小、颈缩和其他蚀刻和填充问题。如下所述，本专利技术提供了用于将额外的导线和通孔插入到互连结构中以提高互连层的均匀性的技术。改进的均匀性可以提高互连结构的完整性，并且能够将额外的层添加到互连件中。在一些实例中，将这些填充线和填充通孔(其还可以称为伪线和伪通孔)添加到布局的缺乏功能线和功能通孔的区域中。填充线和填充通孔可以浮置或连接至电源或接地电压，但是与其功能对比物相反，它们通常不会有助于电路的操作。在一些这样的实例中，填充线和填充通孔包括在填充单元内，并且每个单元可以构造填充线以适当地与填充通孔重叠，从而使得填充通孔不被隔离。在一些实例中，填充单元可以首先插入到布局中，并且将功能设计放置在填充单元上方。去除与功能设计冲突的填充线和填充通孔以生成用于制造的布局。剩余的填充部件提供充足的导体，以确保最终布局满足最小线密度和最小通孔密度，并且从而确保整个布局中的层均匀性。因为填充单元提供与填充通孔适当地重叠的填充线，所以可以避免隔离的通孔。除了通孔和导线之外，互连件可以包括接触件，其中，该接触件从导线向下垂直延伸至诸如升高的器件部件或其上形成有互连件的衬底的半导体结构。隔离的接触件可能会经历许多与隔离通孔相同的制造问题。为了解决这个问题，在一些实例中，填充有填充单元的设计包括足够的前段制程(FEOL)部件(例如，升高的器件部件、衬底部件和/或其他半导体结构)以及后段制程(BEOL)部件(例如，导线)，使得填充接触件不被隔离。这可以大大提高互连的最低本文档来自技高网...

【技术保护点】
1.一种提供布局的方法，包括：初始化用于制造集成电路的布局；将多个填充单元插入到所述布局中，其中，所述多个填充单元包括与所述集成电路的导线相对应的多个填充线图形；之后将包括多个功能图形的设计插入到所述布局中；去除与所述多个功能图形冲突的所述多个填充单元的多个填充线图形的冲突子集；以及提供包括所述多个填充单元和所述设计的所述布局，从而用于制造所述集成电路。

【技术特征摘要】
2017.06.29 US 15/637,4841.一种提供布局的方法，包括：初始化用于制造集成电路的布局；将多个填充单元插入到所述布局中，其中，所述多个填充单元包括与所述集成电路的导线相对应的多个填充线图形；之后将包括多个功能图形的设计插入到所述布局中；去除与所述多个功能图形冲突的所述多个填充单元的多个填充线图形的冲突子集；以及提供包括所述多个填充单元和所述设计的所述布局，从而用于制造所述集成电路。2.根据权利要求1所述的提供布局的方法，其中，所述多个填充线图形包括：第一集合的线图形，与互连结构的第一层中的导线相对应；以及第二集合的线图形，与所述互连结构的邻近所述第一层的第二层中的导线相对应。3.根据权利要求2所述的提供布局的方法，其中，所述填充单元还包括在所述第一集合的线图形的图形和所述第二集合的线图形的图形之间延伸的多个填充通孔图形；以及所述多个填充通孔图形与所述集成电路的通孔相对应。4.根据权利要求3所述的提供布局的方法，其中，所述多个填充单元的多个填充线图形和多个填充通孔图形使得所述布局满足由最小导线密度和最小通孔密度构成的组的标准，其中，所述布局包括所述多个填充单元和所述设计。5.根据权利要求1所述的提供布局的方法，其中，所述多个填充单元的多个填充线图形是多个第一填充线图形，所述方法还包括：在去除所述冲突子集之后，将与所述集成电路的导线相对应的多个第二填充线图形插入到所述布局中。6.根据权利要求5所述的提供布局的方法，其中，所述多个第一填充线图形具有不同...

【专利技术属性】
技术研发人员：叶育成，王彦森，林明仪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71