PLL相位旋转器系统和方法技术方案

集成电路可能需要能够生成目标相位和频率的时钟。在一个示例中，装置包括振荡器、选择电路和转换电路。振荡器可操作为生成第一格式的多个时钟信号，多个时钟信号具有相同的频率和不同的相位。选择电路可操作为从多个振荡时钟基于选择信号选择具有目标相位的中间时钟。转换电路课可操作为将所选择的中间时钟转换为第二格式的目标时钟，所述目标时钟具有目标相位。选择电路和转换电路可以在集成电路中形成，其中振荡器在集成电路外部。备选地，振荡器可以与选择电路和转换电路集成在一起。

PLL Phase Rotator System and System

Integrated circuits may require clocks capable of generating target phases and frequencies. In one example, the device includes an oscillator, a selection circuit and a conversion circuit. The oscillator is operable to generate multiple clock signals in the first format, which have the same frequency and different phases. The selection circuit can be operable to select an intermediate clock with a target phase from multiple oscillating clocks based on the selection signal. The conversion circuit course can be operable to convert the selected intermediate clock into a target clock in a second format, which has a target phase. Selection and conversion circuits can be formed in integrated circuits, where the oscillator is outside the integrated circuit. Alternatively, the oscillator can be integrated with a selection circuit and a conversion circuit.

【技术实现步骤摘要】
PLL相位旋转器系统和方法
本公开总体涉及锁相环(PLL)，并且在一个或多个具体方面涉及使用PLL的多相位时钟生成。
技术介绍
诸如移动电话和平板电脑之类的电子器件被持续设计为具有更多的功能，以及甚至实现更多的集成，具有更少的功耗和更长的电池时间。这些实现通过降低包括执行这些这类功能的集成电路的器件的所有方面的功率消耗来实现。压控振荡器(VCO)广泛用于这些电子器件并且更具体地应用于诸如各种在这些器件上的硅芯片之类的集成电路中。在PLL中使用VCO以提供用于控制和同步这类集成电路的各个部件的使用，以用于同步数据传输等。这类集成电路，尤其是射频(RF)电路，可以要求具有不同相位的各种时钟。现在已有许多方案设计具有多相位的VCO。常规架构之一使用电压到电流转换器(V2I)以及电流受控振荡器(ICO)。然而这些常规方案消耗了可观的电力。
技术实现思路
在公开的一个示例实施例提出了一种装置，包括振荡器、选择电路和转换电路。振荡器可操作为生成第一格式的多个时钟信号，多个时钟信号具有相同的频率和不同的相位。选择电路可操作为从多个振荡时钟基于选择信号选择具有目标相位的中间时钟。转换电路课可操作为将所选择的中间时钟转换为第二格式的目标时钟，所述目标时钟具有目标相位。提供
技术实现思路
部分是为了简化的形式来介绍对概念的选择，它们在下文的具体实施方式中将被进一步描述。
技术实现思路
部分无意标识要求保护的主题的关键特征或主要特征，也无意限制要求保护的主题的范围。附图说明通过结合附图对本公开示例性实施例进行更详细的描述，本公开的上述以及其他目的、特征和优势将变得更加明显，其中，在本公开示例性实施例中，相同的参考标号通常代表相同部件。图1示出了常规相位旋转器的示意架构；图2示出了来自图1中的E2C的具有不同相位的时钟的选择的示例；图3示出了根据本公开的一个实施例的相位旋转器；图4示出了根据本公开的一个实施例的针对同相和正交时钟的时钟组合的示例；图5示出了图3中的选择电路的一个示例；图6示出了图3中的选择电路的另一个示例；图7示出了根据本公开的一个实施例的PLL；以及图8示出了根据本公开的一个实施例的目标时钟的选择方法。具体实施方式现在将参照若干实施例来论述本公开。应当理解，论述了这些实施例仅是为了使得本领域普通技术人员能够更好地理解且因此实现本公开，而不是暗示对本公开的范围的任何限制。如本文中所使用的，术语“包括”及其变体要被解读为意味着“包括但不限于”的开放式术语。术语“基于”要被解读为“至少部分地基于”。术语“实施例”和“一个实施例”要被解读为“至少一个实施例”。术语“另一个实施例”要被解读为“至少一个其他实施例”。术语“第一”、“第二”等等可以指代不同的或相同的对象。术语“ECL”可以指代发射极耦合逻辑，术语“CMOS”可以指代互补型金属氧化物半导体、以及术语“E2C”可以表示ECL至CMOS。下文还可能包括其他明确的和隐含的定义。在下文描述中可能涉及一些具体的数值或者数值范围。应当理解，这些数值和数值范围仅仅是示例性的，其可能有利于将本公开的思想付诸于实践。然而，对这些示例的描述无意以任何方式限制本公开的范围。根据具体的应用场景和需求，这些数值或者数值范围可以被另行设置。如上文所述，VCO可以广泛用于集成电路并且延伸用于电子设备以提供具有不同相位的时钟，并且相对于总体功耗预算，可以消耗可观量的功率。图1示出了常规相位旋转器100的示意架构。常规相位旋转器100可以用于生成在PLL中使用的同相和正交时钟。如图所示，相位旋转器100包括VCO101、E2C电路108和MUX100。VCO101包括开关102、电压至电流转换器(V2I)104和电流受控振荡时钟106，并且可操作为生成电压受控振荡时钟。V2I104可操作为将从开关102接收的电压信号转换为与电压信号成比例的电流信号。ICO106可操作为基于接收的电流信号生成一个或多个时钟信号。在图1中，生成n+1个时钟Clk<n:0>。这些使用具有相同的频率和通常在360度的范围内均匀分布的不同的相位，并且这些时钟是电流模式逻辑(CML)格式的时钟。在本文的实施例中，CML可以ECL交换使用。CML格式时钟无法直接用于CMOS芯片，并且因此需要被转换为CMOS格式的时钟。E2C108是可以将CML格式的时钟转换为CMOS格式的时钟的常规电路。虽然本文的实施例是参考从CML格式到CMOS格式的转换进行描述，但是这仅是示例而非对本公开的范围做出任何限制。在备选的实施例中，转换可以在各种格式之间进行，这些格式包括低电压差分信号(LVDS)、ECL、CML、晶体管-晶体管逻辑(TTL)等。例如，转换可以在ECL和TTL之间进行。对于诸如现场可编程门阵列(FPGA)、图形处理单元(GPU)和微控制器(MCU)之类的一些应用而言，客户需要调谐输出的IQ相位以满足时序要求。在图1中，E2C108可操作为将n+1个时钟Clk<n:0>转换为CMOS格式的时钟Clk_c<n:0>。MUX110可操作为选择同相时钟Clk_i和正交时钟Clk_q。同相时钟Clk_i和正交时钟Clk_q在相位上彼此相差90度。虽然图1示出了输出在相位上彼此相差90度的时钟的正交系统，但是可以理解，相位旋转器100可以输出具有其它度数的相位差异的时钟。由于存在“n+1”个时钟，因此一种粗略调谐方法是将输出时钟的IQ相位进行旋转。例如，初始地旋转Clk2和Clk4，而在调谐之后最终选择Clk5和Clk7。通过使用该方法，可以避免使用大的延迟链来调谐输出时钟，这节省了功率和面积，并且改进了噪声性能。在一个示例中，假设n＝7，E2C108将CML格式的8个时钟转换为CMOS格式的8个时钟，如图2所示。每个时钟与其它时钟相差45度或45度的多倍。这种转换消耗了可观量的功率。然而，如图2所示，仅2个时钟被选择为目标时钟，这是因为对于诸如无线、时钟数据恢复(CDR)、延迟链回路(DLL)和数据路径之类的大多数引用而言，仅需要同相和正交时钟。这意味着CMOS格式的其它6个时钟及其转换被浪费。虽然在本示例中假设n＝7，但是这仅是示例而非旨在对本公开的范围进行限制。在备选的实施例中，n可以为3、15或其它奇数数字。与上文相对而言，本公开的实施例提供一种消耗超低功率的相位旋转器和包括该相位旋转器的PLL。通过在转换时钟之前选择目标时钟，仅转换目标时钟。该方案避免将所有时钟都转换，从而可以节省用于转换期望时钟的功率。图3示出了根据本公开的一个实施例的相位旋转器200。相位旋转器200包括VCO101、选择电路210和E2C电路208。VCO101包括开关102、电压至电流转换器(V2I)104和电流受控振荡器106，并且VCO101可操作为生成电压受控振荡时钟。V2I104可操作为将从开关102接收的电压信号转换为与电压信号成比例的电流信号。ICO106可操作为基于所接收的电流信号生成一个或多个振荡时钟。在图3中，由生成装置202生成CML格式的n+1个时钟Clk<n:0>。生成装置202包括ICO106、选择电路210和E2C2本文档来自技高网...

【技术保护点】
1.一种装置(202)，包括：振荡器(106)，可操作为生成第一格式的多个振荡时钟，所述多个振荡时钟具有相同的频率和不同的相位；选择电路(210)，可操作为基于选择信号从所述多个振荡时钟选择具有目标相位的中间时钟；以及转换电路(208)，可操作为将所选的中间时钟转换为第二格式的目标时钟，所述目标时钟具有所述目标相位。

【技术特征摘要】
1.一种装置(202)，包括：振荡器(106)，可操作为生成第一格式的多个振荡时钟，所述多个振荡时钟具有相同的频率和不同的相位；选择电路(210)，可操作为基于选择信号从所述多个振荡时钟选择具有目标相位的中间时钟；以及转换电路(208)，可操作为将所选的中间时钟转换为第二格式的目标时钟，所述目标时钟具有所述目标相位。2.根据权利要求1所述的装置(202)，其中所述第一格式是电流模式逻辑(CML)，并且所述第二格式是互补型金属氧化物半导体(CMOS)格式。3.根据权利要求1所述的装置(202)，其中所述选择电路(210)可操作为选择具有第一目标相位的中间同相时钟以及具有第二目标相位的中间正交时钟，所述第一目标相位和所述第二目标相位彼此相差90度。4.根据权利要求3所述的装置(202)，其中所述转换电路(208)可操作为将所述中间同相时钟转换为目标同相时钟；以及所述转换电路(208)还可操作为将所述中间正交时钟转换为目标正交时钟。5.根据权利要求1所述的装置(202)，其中所述多个振荡时钟包括8个时钟，所述8个时钟彼此相差45度或45度的多倍。6.根据权利要求1所述的装置(202)，其中所述选择电路(210)包括多个开关单元(2181，2182)，每个开关单元接收相应的振荡时钟；所述多个开关单元(2181，2182)可操作为基于所述选择信号选择性地导通，从而从所导通的开关单元输出的所接收的振荡时钟是所述中间时钟。7.根据权利要求6所述的装置(202)，其中每个开关单元(2181，2182)包括串联连接的MOS晶体管(2101，2012)。8.根据权利要求3所述的装置(202)，其中所述选择电路(210)包括可操作为选择所述中间同相时钟的同相开关群组(212)和可操作为选择所述中间正交时钟的正交开关群组(214)；所述同相开关群组(212)包括第一多个MOS晶体管(2121)，每个MOS...

【专利技术属性】
技术研发人员：雷恺，李奕乐，
申请(专利权)人：美国莱迪思半导体公司，
类型：发明
国别省市：美国,US