静态随机存取存储器制造技术

本发明专利技术的实施例提供了一种静态随机存取存储器(SRAM)单元，包括写入端口，该写入端口包括第一反相器和与第一反相器交叉连接的第二反相器，第一反相器包括第一上拉晶体管和第一下拉晶体管，并且第二反相器包括第二上拉晶体管和第二下拉晶体管；以及读取端口，包括串联连接的读取传输门晶体管和读取下拉晶体管。掺杂在第二下拉晶体管和读取下拉晶体管的沟道区域中的杂质的第一掺杂浓度大于掺杂在第一下拉晶体管的沟道区域中的杂质的第二掺杂浓度，或杂质掺杂在第二下拉晶体管和读取下拉晶体管的沟道区域中，而没有掺杂在第一下拉晶体管的沟道区域中。

Static Random Access Memory

An embodiment of the present invention provides a static random access memory (SRAM) unit, including a write port comprising a first inverter and a second inverter cross-connected with the first inverter, a first inverter comprising a first pull-up transistor and a first pull-down transistor, and a second inverter comprising a second pull-up transistor and a second pull-down transistor, as well as a read end. The port includes a read transmission gate transistor connected in series and a read pull-down transistor. The first doping concentration of impurities in the channel region of the second pull-down transistor and the read-down transistor is greater than the second doping concentration of impurities in the channel region of the first pull-down transistor, or the impurities are doped in the channel region of the second pull-down transistor and the read-down transistor, but not in the channel region of the first pull-down transistor.

【技术实现步骤摘要】
静态随机存取存储器
本专利技术的实施例涉及八晶体管静态随机存取存储器(SRAM)。
技术介绍
八晶体管SRAM包括写入端口部分和读取端口部分，并且相对于写入部分的中心具有不平衡的栅电极层，因为一个栅电极从写入端口部分延伸至读取端口部分而另一栅电极没有延伸至对应于读取端口部分的部分。因此，可能劣化SRAM性能。
技术实现思路
根据本专利技术的一个方面，提供了一种静态随机存取存储器(SRAM)单元，包括：写入端口，包括包含第一上拉晶体管和第一下拉晶体管的第一反相器；以及包含第二上拉晶体管和第二下拉晶体管并且与第一反相器交叉连接的第二反相器；以及读取端口，包括串联连接的读取传输门晶体管和读取下拉晶体管，所述读取下拉晶体管、所述第二下拉晶体管和所述第二上拉晶体管的相应栅电极彼此电连接，其中，掺杂在所述第二下拉晶体管和所述读取下拉晶体管的沟道区域中的杂质的第一掺杂浓度大于掺杂在所述第一下拉晶体管的沟道区域中的杂质的第二掺杂浓度，或所述杂质被掺杂在所述第二下拉晶体管和所述读取下拉晶体管的沟道区域中，而没有掺杂在所述第一下拉晶体管的沟道区域中。根据本专利技术的另一个方面，提供了一种静态随机存取存储器(SRAM)单元，包括：写入端口，包括包含第一上拉晶体管和第一下拉晶体管的第一反相器；以及包含第二上拉晶体管和第二下拉晶体管并且与第一反相器交叉连接的第二反相器；以及读取端口，包括串联连接的读取传输门晶体管和读取下拉晶体管，所述读取传输门晶体管、所述第二下拉晶体管和所述第二上拉晶体管的相应栅电极彼此连接，其中，掺杂在所述第二下拉晶体管的沟道区域中的杂质的第一掺杂浓度大于掺杂在所述第一下拉晶体管的沟道区域中的杂质的第二掺杂浓度和掺杂在所述读取下拉晶体管的沟道区域中的杂质的第三掺杂浓度，或所述杂质被掺杂在所述第二下拉晶体管的沟道区域中而未掺杂在所述第一下拉晶体管和所述读取下拉晶体管的沟道区域中。根据本专利技术的又一个方面，提供了一种半导体器件，包括：第一晶体管和第二晶体管，沿着第一方向顺序布置在第一路径上；第三晶体管至第五晶体管，沿着所述第一方向顺序布置在第二路径上，所述第二路径在垂直于所述第一方向的第二方向上与所述第一路径间隔开；第一栅电极层，沿着所述第一方向从其第一端连续地延伸至其第二端，并且覆盖所述第一晶体管和所述第二晶体管的沟道区域；以及第二栅电极层，沿着所述第一方向从其第三端连续地延伸至其第四端，并且至少覆盖所述第三晶体管和所述第四晶体管的沟道区域，所述第三晶体管至所述第五晶体管的栅电极彼此电连接并且所述第三晶体管和所述第四晶体管的栅电极构成所述第二栅电极层的部分或整体，其中：所述第一晶体管、所述第三晶体管和所述第五晶体管是第一类型晶体管，并且所述第二晶体管和所述第四晶体管是第二类型晶体管，所述第一栅电极层的第二端和所述第二栅电极层的第三端相对于所述第一晶体管至所述第四晶体管的几何中心点对称，以及掺杂在所述第四晶体管和所述第五晶体管的沟道区域中的第二类型杂质的第一掺杂浓度大于掺杂在所述第一晶体管的沟道区域中的所述第二类型杂质的第二掺杂浓度，或所述第二类型杂质被掺杂在所述第四晶体管和所述第五晶体管的沟道区域中，而没有掺杂在所述第一晶体管的沟道区域中。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1示出了8晶体管(8-T)静态随机存取存储器(SRAM)单元的示例性电路图。图2是与本专利技术的实施例有关的鳍式场效应晶体管(FinFET)的立体图。图3A示出了图1示出其电路图的8TSRAM单元的简化布局。图3B示出了相对于图3A所示的SRAM单元的写入端口部分的晶体管的几何中心的第二栅电极中的金属结和第四栅电极的端部的相对位置。图4示出了图3A所示的SRAM单元简化布局。图5示出了沿着图4中的线V-V’截取的截面图。图6示出了沿着示出制造SRAM单元的工艺步骤的图4中的线V-V’截取的截面图。图7示出了沿着示出制造SRAM单元的工艺步骤的图4中的线V-V’截取的截面图。图8示出了沿着示出制造SRAM单元的工艺步骤的图4中的线V-V’截取的截面图。图9示出了沿着示出制造SRAM单元的工艺步骤的图4中的线V-V’截取的截面图。图10示出了制造SRAM的工艺流程图。图11示出了根据本专利技术的一些实施例的SRAM单元阵列的布局。图12A和图12B示出了分别对应于图4和图11所示的布局的修改布局。图13A和图13B示出了分别对应于图4和图11所示的布局的另一修改布局。图14示出了对比SRAM单元的简化布局。图15示出了对应于本专利技术的实施例和对比例的SRAM单元之间的性能对比。图16示出了另一对比SRAM单元的简化布局。图17示出了对应于本专利技术的实施例和对比例的SRAM单元之间的性能对比。图18A示出了根据本专利技术的实施例的另一SRAM单元的简化布局。图18B示出了相对于图18A所示的简化布局的写入端口部分的晶体管的几何中心的第二栅电极中的端部和第四栅电极的端部的相对位置。图19示出了沿着图18A中的线XIX-XIX’截取的截面图。图20示出了根据本专利技术的实施例的另一SRAM单元的简化布局。图21示出了沿着图20中的线XXI-XXI’截取的截面图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“且，为便于描述，在此可以使用诸如个、“且，为便于、“且，为等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。在本专利技术中，在一个方向上延伸层、图案、诸如位线、字线和电源线的线或结构意味着在考虑或不考虑制造期间发生的工艺误差/变化的情况下，该层、图案、线或结构在延伸的一个方向上的尺寸大于它们在与延伸的一个方向垂直的另一方向上的另一尺寸。在本专利技术中，除非明确描述，否则延伸层、图案、线或结构意味着在考虑或不考虑制造中的工艺误差/变化的情况下单向地延伸层、图案、线(包括位线或字线)。也就是说，除非明确描述，否则延伸层、图案、线或结构意味着在考虑或不考虑工艺误差/变化的情况下形成具有相同宽度的层、图案、线或结构。应该理解，在本专利技术中，一个图案(或一个方向)与另一图案(或另一方向)垂直或基本垂直意味着两个图案(或两个方向)彼此垂直或两个图案(或两个方向)在考虑或不考虑制造工艺中的误差/变化的情况下彼此垂直。应该理解，在本专利技术中，一个图案本文档来自技高网...

【技术保护点】
1.一种静态随机存取存储器(SRAM)单元，包括：写入端口，包括包含第一上拉晶体管和第一下拉晶体管的第一反相器；以及包含第二上拉晶体管和第二下拉晶体管并且与第一反相器交叉连接的第二反相器；以及读取端口，包括串联连接的读取传输门晶体管和读取下拉晶体管，所述读取下拉晶体管、所述第二下拉晶体管和所述第二上拉晶体管的相应栅电极彼此电连接，其中，掺杂在所述第二下拉晶体管和所述读取下拉晶体管的沟道区域中的杂质的第一掺杂浓度大于掺杂在所述第一下拉晶体管的沟道区域中的杂质的第二掺杂浓度，或所述杂质被掺杂在所述第二下拉晶体管和所述读取下拉晶体管的沟道区域中，而没有掺杂在所述第一下拉晶体管的沟道区域中。

【技术特征摘要】
2017.06.30 US 62/527,742;2018.03.29 US 15/940,2301.一种静态随机存取存储器(SRAM)单元，包括：写入端口，包括包含第一上拉晶体管和第一下拉晶体管的第一反相器；以及包含第二上拉晶体管和第二下拉晶体管并且与第一反相器交叉连接的第二反相器；以及读取端口，包括串联连接的读取传输门晶体管和读取下拉晶体管，所述读取下拉晶体管、所述第二下拉晶体管和所述第二上拉晶体管的相应栅电极彼此电连接，其中，掺杂在所述第二下拉晶体管和所述读取下拉晶体管的沟道区域中的杂质的第一掺杂浓度大于掺杂在所述第一下拉晶体管的沟道区域中的杂质的第二掺杂浓度，或所述杂质被掺杂在所述第二下拉晶体管和所述读取下拉晶体管的沟道区域中，而没有掺杂在所述第一下拉晶体管的沟道区域中。2.根据权利要求1所述的静态随机存取存储器单元，其中，所述第一传输门晶体管和所述第二传输门晶体管、所述第一下拉晶体管和所述第二下拉晶体管、所述读取传输门晶体管和所述读取下拉晶体管是第一类型晶体管，所述第一上拉晶体管和所述第二上拉晶体管是第二类型晶体管，以及所述杂质是第二类型掺杂剂。3.根据权利要求1所述的静态随机存取存储器单元，还包括：沿着第一方向彼此顺序布置并且间隔开的第一半导体鳍至第五半导体鳍，其中：所述第一下拉晶体管和所述第一传输门晶体管由所述第一半导体鳍构成，所述第一上拉晶体管由第二半导体鳍构成，所述第二上拉晶体管由第三半导体鳍构成，所述第二传输门晶体管和所述第二下拉晶体管由所述第四半导体鳍构成，并且所述读取下拉晶体管和所述读取传输门晶体管由所述第五半导体鳍构成，以及所述杂质被掺杂在所述第四半导体鳍和所述第五半导体鳍的上部中。4.根据权利要求1所述的静态随机存取存储器单元，其中，所述第二下拉晶体管的阈值电压的绝对值大于所述读取下拉晶体管的阈值电压的绝对值并且小于所述第一下拉晶体管的阈值电压的绝对值。5.根据权利要求1所述的静态随机存取存储器单元，还包括：栅电极层，连续地延伸以覆盖所述读取下拉晶体管、所述第二下拉晶体管和所述第二上拉晶体管的沟道区域，其中：所述栅电极层包括至少覆盖所述读取下拉晶体管的沟道区域的第一段、至少覆盖所述第二下拉晶体管的沟道区域的第二段以及至少覆盖所述第二上拉晶体管的沟道区域的第三段，所述读取下拉晶体管、所述第二下拉晶体管、所述第二上拉晶体管的相应栅电极构成所述栅电极层的部分或整体，以及所述第一段的功函水平低于所述第二段的功函水平。6.根据权利要求5所述的静态随机存取存储器单元，其中，所述第一掺杂浓度为约3×1013/cm3至...

【专利技术属性】
技术研发人员：吕绍维，张浩，李坤锡，罗国鸿，徐康禹，胡耀中，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71