一种频率自适应时钟集成电路及芯片制造技术

本实用新型专利技术公开了一种频率自适应时钟集成电路及芯片，其中，发送端芯片通过差分传输线连接接收端芯片，接收端芯片与频率自适应时钟集成电路或芯片连接，频率自适应时钟集成电路包括数字锁相环、分频单元和递增单元，通过晶振产生数字锁相环工作所需的基准时钟信号，分频单元用于降低晶振产生的时钟信号的频率并提供给递增单元，递增单元用于向数字锁相环输出依次递增的比值系数，以使数字锁相环输出与发送端芯片输出的数据时钟的频率相同的工作时钟至接收端芯片。本实用新型专利技术通过所述集成电路或集成电路芯片使接收端芯片的参考时钟与发送端芯片输出的数据时钟的频率相同，从而使接收端芯片可以输出并行数据，实现数据的并串转换。

【技术实现步骤摘要】
一种频率自适应时钟集成电路及芯片
本技术涉及时钟电路
，特别涉及一种频率自适应时钟集成电路及芯片。
技术介绍
在一些电子工程应用中，经常涉及到并行数据通过排线传输到远端电路板的情况。例如，LED显示屏当中存在大量的并行数据传输，传输距离较短时问题不大。但是，如果传输距离达到几十厘米，甚至1至2米时，将会导致信号的完整性受损、数据的误码率明显提高，同时EMC（电磁干扰）问题变得严重，影响电子产品生产及EMC合格认证。目前解决这一问题的方法是，将并行数据转换为串行数据，通过LVDS差分线传输至远端电路板，远端电路板再将串行数据还原为并行数据，该方法虽然能够解决上述问题，但在实施中需要额外设置“时钟恢复电路”和“频率自适应时钟电路”。现成的串并转换芯片大都集成了时钟恢复电路，但频率自适应时钟电路目前还没有现成的集成电路。请参阅图1，其为常规的数据并串转换及LVDS传输电路示意图，由发送端芯片、LVDS线（差分传输线）、接收端芯片组成。在应用中接收端芯片需要参考时钟RCLK，而且RCLK的频率必须与发送端芯片数据时钟DCLK频率相同，如果数据时钟DCLK的频率是固定的，例如25MHz、本文档来自技高网...

【技术保护点】
1.一种频率自适应时钟集成电路，发送端芯片通过差分传输线连接接收端芯片，接收端芯片与所述频率自适应时钟集成电路连接，其特征在于，所述频率自适应时钟集成电路包括数字锁相环、分频单元和递增单元，数字锁相环分别连接晶振、递增单元和接收端芯片，分频单元分别连接晶振和递增单元，递增单元还连接接收端芯片；晶振用于产生数字锁相环工作所需的基准时钟信号，分频单元用于降低晶振产生的时钟信号的频率并提供给递增单元，递增单元用于向数字锁相环输出依次递增的预设比值系数，以使数字锁相环输出与发送端芯片输出的数据时钟的频率相同的工作时钟至接收端芯片。

【技术特征摘要】
1.一种频率自适应时钟集成电路，发送端芯片通过差分传输线连接接收端芯片，接收端芯片与所述频率自适应时钟集成电路连接，其特征在于，所述频率自适应时钟集成电路包括数字锁相环、分频单元和递增单元，数字锁相环分别连接晶振、递增单元和接收端芯片，分频单元分别连接晶振和递增单元，递增单元还连接接收端芯片；晶振用于产生数字锁相环工作所需的基准时钟信号，分频单元用于降低晶振产生的时钟信号的频率并提供给递增单元，递增单元用于向数字锁相环输出依次递增的预设比值系数，以使数字锁相环输出与发送端芯片输出的数据时钟的频率相同的工作时钟至接收端芯片。2.根据权利要求1所述的频率自适应时钟集成电路，其特征在于，所述递增单元包括计数器、查找表和反相器，反相器的输入端连接接收端芯片的LOCK端，反相器的输出端连接计数器的使能端，计数器的信号输入端连接分频单元，计数器的输出端连接查找表的一端，查找表的另一端连接数字锁相环。3.根据权利要求2所述的频率自适应时钟...

【专利技术属性】
技术研发人员：梁宁，曹玉龙，
申请(专利权)人：康佳集团股份有限公司，
类型：新型
国别省市：广东,44