一种片内容错存储的复用结构及方法技术

本发明专利技术公开了一种片内容错存储的复用结构及方法，包括总线，总线通过总线接口连接至片内存储容错控制器，片内存储容错控制器输出端连接有第一地址译码器和第二地址译码器，第一地址译码器的输出端连接有片内存储区，第二地址译码器的输出端通过拼接逻辑连接至多路选择器，且第一地址译码器的输出端也连接至多路选择器，所述多路选择器的输出端连接至片内存储容错校验区。本发明专利技术不受存储器件类型的限制，容错校验算法的限制，在不降低系统其他部位效率的前提下，能利用校验区够扩展片内有效存储空间，提升系统访问效率和整体性能。

A Multiplexing Architecture and Method for False Storage of Chip Content

The invention discloses a multiplexing structure and method for on-chip content error storage, including a bus, which is connected to on-chip memory fault-tolerant controller through bus interface, a first address decoder and a second address decoder are connected at the output end of the on-chip memory fault-tolerant controller, an output of the first address decoder is connected to on-chip memory area, and the output of the second address decoder is connected through splicing logic. The set is connected to a multiplexer, and the output end of the first address decoder is also connected to a multiplexer, and the output end of the multiplexer is connected to a memory fault tolerant check area. The invention is not limited by the type of memory device and the fault-tolerant checking algorithm. Without reducing the efficiency of other parts of the system, the checking area can be used to expand the effective storage space in the chip and improve the system access efficiency and overall performance.

【技术实现步骤摘要】
一种片内容错存储的复用结构及方法
本专利技术属于集成电路设计领域，具体涉及一种面向微处理器的片内容错存储的复用结构及方法。
技术介绍
伴随着集成电路工艺迈入超深亚微米时代，微处理器控制芯片的功能集成度和复杂度迅速提升。体现微处理器强大控制能力的典型特征就是其对片内大容量存储器的集成以及对片外复杂类型存储器的访问支持。片内存储器以其快速的存取速度缓解了高速微处理器与低速外存之间的速度鸿沟，但片内存储器集成密度影响了系统性能的提升。目前，片内集成大容量存储器提升系统性能的同时，片内集成的大容量存储器，因自身原因如器件长期工作单元退化导致的存储错误，或环境因素如粒子辐射导致SEU效应出现存储错误的概率也增大，而这些存储错误可能导致系统崩溃。所以，对集成电路片内存储器的可靠性和可扩展性的管理，该问题一直以来就是微处理器的重点研究对象。中国专利CN105185413A，名称为“用于片上存储管理单元容错结构的自动验证平台与方法”，为调试主机通过串口验证待测主机实现对容错结构的验证；此方法只是空间应用高可靠需求下验证容错控制结构的手段，只由故障注入模式或工作模式区分对使用同一套地址结构的数据区和校本文档来自技高网...

【技术保护点】
1.一种片内容错存储的复用结构，其特征在于，包括总线，总线通过总线接口连接至片内存储容错控制器，片内存储容错控制器输出端连接有第一地址译码器和第二地址译码器，第一地址译码器的输出端连接有片内存储区，第二地址译码器的输出端通过拼接逻辑连接至多路选择器，且第一地址译码器的输出端也连接至多路选择器，所述多路选择器的输出端连接至片内存储容错校验区；所述片内存储容错控制器在外部容错信号使能时通过第一地址译码器控制片内存储区及片内存储容错校验区获取数据或写入数据，实现存储数据的冗余校验及恢复；片内存储容错控制器在外部容错信号不使能时通过第二地址译码器及拼接逻辑和多路选择器实现片内存储容错校验区复用为片内存...

【技术特征摘要】
1.一种片内容错存储的复用结构，其特征在于，包括总线，总线通过总线接口连接至片内存储容错控制器，片内存储容错控制器输出端连接有第一地址译码器和第二地址译码器，第一地址译码器的输出端连接有片内存储区，第二地址译码器的输出端通过拼接逻辑连接至多路选择器，且第一地址译码器的输出端也连接至多路选择器，所述多路选择器的输出端连接至片内存储容错校验区；所述片内存储容错控制器在外部容错信号使能时通过第一地址译码器控制片内存储区及片内存储容错校验区获取数据或写入数据，实现存储数据的冗余校验及恢复；片内存储容错控制器在外部容错信号不使能时通过第二地址译码器及拼接逻辑和多路选择器实现片内存储容错校验区复用为片内存储区。2.根据权利要求1所述的一种片内容错存储的复用结构，其特征在于，片内存储区容量为M字节，片内存储容错校验区容量为N字节，总线位宽与片内存储区数据位宽一致，均为X位，片内存储容错校验区数据位宽为Y位，且X/Y＝正整数，M/N＝X/Y。3.根据权利要求2所述的一种片内容错存储的复用结构，其特征在于，片内存储区包括i个P×X位的存储器单元，且i×P×X＝8M；片内存储容错校验区包括i个P×Y位的存储器单元，且i×P×Y＝8N。4.根据权利要求2所述的一种片内容错存储的复用结构，其特征在于，所述拼接逻辑通过多路选择器将M/N个片内存储容错校验区的P×Y位的存储器单元拼接为一个片内存储区的P×X位的存储器单元。5.一种片内容错存储的复用方法，基于权利...

【专利技术属性】
技术研发人员：刘思源，刘振昊，肖建青，谢琰瑾，郭娜娜，
申请(专利权)人：西安微电子技术研究所，
类型：发明
国别省市：陕西,61