【技术实现步骤摘要】
数据处理电路、方法及数据存储设备
本专利技术涉及数据处理
，特别是指一种数据处理电路、方法及数据存储设备。
技术介绍
在算法开发过程中，往往需要处理大量的数据。但数据的大小千差万别，在FPGA(Field－ProgrammableGateArray，现场可编程门阵列)设计中开辟数据的存储空间时，会按照最大数据的存储空间的占有量进行设定，其它所有的数据都会开辟同样的存储空间。但如果只有少数个数据的值很大，其它数据的值很小，按照最大数据来开辟存储空间就会产生存储资源的浪费。
技术实现思路
本专利技术要解决的技术问题是提供一种数据处理电路、方法及数据存储设备，能够有效节省FPGA逻辑资源和存储空间。为解决上述技术问题，本专利技术的实施例提供技术方案如下：一方面，提供一种数据处理电路，包括：检测单元，用于根据待处理数据的数据长度对待处理数据进行分类，每类待处理数据的数据长度位于同一范围内。进一步地，所述检测单元具体用于将待处理数据分为M类，每类待处理数据的数据长度为(k-1)*n+1至k*n比特，其中，M，n为正整数，k为不大于M的正整数。进一步地，所述检测单元具体包括...
【技术保护点】
1.一种数据处理电路，其特征在于，包括：检测单元，用于根据待处理数据的数据长度对待处理数据进行分类，每类待处理数据的数据长度位于同一范围内。
【技术特征摘要】
1.一种数据处理电路，其特征在于，包括：检测单元，用于根据待处理数据的数据长度对待处理数据进行分类，每类待处理数据的数据长度位于同一范围内。2.根据权利要求1所述的数据处理电路，其特征在于，所述检测单元具体用于将待处理数据分为M类，每类待处理数据的数据长度为(k-1)*n+1至k*n比特，其中，M，n为正整数，k为不大于M的正整数。3.根据权利要求2所述的数据处理电路，其特征在于，所述检测单元具体包括：控制电路，包括M个控制器件，其中，第k个控制器件用于对待处理数据的(k-1)*n+1至k*n位进行检测，判断待处理数据的(k-1)*n+1至k*n位是否存在有效数据，并根据M个控制器件的判断结果输出使能信号；M组多路选择器，用于接收待处理数据，并根据接收到的使能信号输出不同数据长度的待处理数据，其中，第k组多路选择器输出数据长度为(k-1)*n+1至k*n比特的待处理数据。4.根据权利要求3所述的数据处理电路，其特征在于，在M等于4，n等于4时，所述控制电路具体包括：第一或门，包括四个输入端，分别接收待处理数据的第13-16位数据；第二或门，包括四个输入端，分别接收待处理数据的第9-12位数据；第三或门，包括四个输入端，分别接收待处理数据的第5-8位数据；第四或门，包括四个输入端，分别接收待处理数据的第1-4位数据；第一与门，包括两个输入端，第一输入端接收第一或门的输出信号的反相信号，第二输入端接收第二或门的输出信号；第二与门，包括三个输入端，第一输入端接收第一或门的输出信号的反相信号，第二输入端接收第一与门的输出信号的反相信号，第三输入端接收第三或门的输出信号；第三与门，包括四个输入端，第一输入端接收第一或门的输出信号的反相信号，第二输入端接收第一与门的输出信号的反相信号，第三输入端接...
【专利技术属性】
技术研发人员：孙高明，高杨，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：北京,11
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