一种基于SERDES电路产生C_PHY信号的装置制造方法及图纸

本发明专利技术涉及C_PHY信号技术领域，具体涉及一种基于SERDES电路产生C_PHY信号的装置。包括集成于FPGA内部的第一CML电路和第二CML电路，FPGA具有第一P端和第一N端、第二P端和第二N端、LP信号输出端和共模电压调整信号输入端，第一CML电路与第二CML电路并联，第一P端与第二P端连接作为C_PHY信号的HS信号输出端，FPGA的LP信号输出端后串联有C_PHY信号LP输出电路，作为C_PHY信号的LP信号输出端，FPGA的共模电压调整信号输入端处连接有共模电压调整电路，共模电压调整电路的另一端与C_PHY信号的HS信号输出端连接。本装置能基于FPGA实现C_PHY信号输出，其除了比使用SSD2830占用的FPGA管脚数量少，出相同的C_PHY信号，其采用的IO管脚大大减少，并节省了成本，不受运放带宽的限制。

A Device for Generating C_PHY Signal Based on SERDES Circuit

The invention relates to the technical field of C_PHY signal, in particular to a device for generating C_PHY signal based on SERDES circuit. It includes the first CML circuit and the second CML circuit integrated in the internal part of the FPGA. The first CML circuit is parallel to the second CML circuit. The first P terminal and the second P terminal are connected as HS signal output terminals of the C_PHY signal. The LP output terminal of the FPGA is connected in series with the LP output terminal of the C_PHY signal. As the output end of LP signal of C_PHY signal, the input end of common-mode voltage adjustment signal of FPGA is connected with common-mode voltage adjustment circuit, and the other end of common-mode voltage adjustment circuit is connected with HS signal output end of C_PHY signal. This device can realize C_PHY signal output based on FPGA. In addition to using SSD2830 to occupy less number of FPGA pins, the device can produce the same C_PHY signal. Its IO pins are greatly reduced, and the cost is saved. It is not limited by the bandwidth of the operational amplifier.

【技术实现步骤摘要】
一种基于SERDES电路产生C_PHY信号的装置
本专利技术涉及C_PHY信号
，具体涉及一种基于SERDES电路产生C_PHY信号的装置。
技术介绍
如图1所示，C_PHY信号1个lane有3根信号，对于HS信号，每根信号可以出3种电平，典型值V＝400mV，所以VA＝3/4V＝300mV，VB＝1/2V＝200mV，VC＝1/4V＝100mV。如图2所示，C_PHYHS信号的差分效果是以VA-VB，VB-VC，VC-VA得到的，其电压范围为-200mV(100mV–300mV)到200mV(300mV–100mV)。如图3所示，C_PHYHS的差分信号有4种状态，分别是strong1，weak0，strong0，weak1，其中，strong1＝200mV；weak1＝100mV；week0＝-100mV；strong0＝-200mV。MIPIC_PHY是一种新的MIPI接口，可以支持更高速率。但是市场上能出C_PHY信号的芯片种类少，价格昂贵，主要技术由其它公司掌握。例如市面上的SSD2830C_PHY芯片，一片的单价在50～100$左右，占用FPGA管脚约60只，在一台本文档来自技高网...

【技术保护点】
1.一种基于SERDES电路产生C_PHY信号的装置，其特征在于，包括集成于FPGA内部的第一CML电路和第二CML电路，所述FPGA具有供第一CML电路输出的第一P端(5)和第一N端、供第二CML电路输出的第二P端(6)和第二N端、LP信号输出端和共模电压调整信号输入端，所述第一CML电路与第二CML电路并联，所述第一P端(5)与第二P端(6)连接作为C_PHY信号的HS信号输出端，FPGA的所述LP信号输出端后串联有C_PHY信号LP输出电路，所述C_PHY信号LP输出电路的输出端作为C_PHY信号的LP信号输出端，FPGA的所述共模电压调整信号输入端处连接有共模电压调整电路，所述共模电压...

【技术特征摘要】
1.一种基于SERDES电路产生C_PHY信号的装置，其特征在于，包括集成于FPGA内部的第一CML电路和第二CML电路，所述FPGA具有供第一CML电路输出的第一P端(5)和第一N端、供第二CML电路输出的第二P端(6)和第二N端、LP信号输出端和共模电压调整信号输入端，所述第一CML电路与第二CML电路并联，所述第一P端(5)与第二P端(6)连接作为C_PHY信号的HS信号输出端，FPGA的所述LP信号输出端后串联有C_PHY信号LP输出电路，所述C_PHY信号LP输出电路的输出端作为C_PHY信号的LP信号输出端，FPGA的所述共模电压调整信号输入端处连接有共模电压调整电路，所述共模电压调整电路的另一端与C_PHY信号的HS信号输出端连接。2.如权利要求1所述基于SERDES电路产生C_PHY信号的装置，其特征在于：所述第一P端(5)与第二P端(6)连接节点与C_PHY信号的HS信号输出端之间串联有CMLP端信号阻抗匹配电路，所述CMLP端信号阻抗匹配电路包括串联连接的电阻R6和电阻R7。3.如权利要求1所述基于SERDES电路产生C_PHY信号的装置，其特征在于：所述第一N端与第二N端连接，且连接节点通过CMLN端信号阻抗匹配电路接地，所述CMLN端信号阻抗匹配电路包括串联连接的电阻R5和电容C1。4.如权利要求1所述基于SERDES电路产生C_PHY信号的装置，其特征在于：所述共模电压调整电路包括DAC转换器、运算放大器U2和电阻R10～R12，所述DAC转换器与电阻R11串联于FPGA的共模电压调整信号输入端与运算放大器U2的反向信号输入端之间，所述电阻R10串联于运算放大器U2的输出端与C_PHY信号的HS信号输出端之间，所述电阻R12串联于运算放大器U2的反向信号输入端与输出端之间，所述运算放大器U2的正向信号输入端接地。5.如权利要求1所述基于SERDES电路产生C_PHY信号的装置，其特征在于：所述第一CML电路包括并联设置的电阻R1和电阻R2、并联设置的三极管Q1和三极管Q2，所述电阻R1与三极管Q1串联，所述电阻R2与三极管Q2串联，所述电阻R...

【专利技术属性】
技术研发人员：余广得，钟凡，
申请(专利权)人：武汉精测电子集团股份有限公司，
类型：发明
国别省市：湖北,42