一种提高同步逻辑实时运行可靠性的方法技术

本发明专利技术公开了一种提高同步逻辑实时运行可靠性的方法，通过规范电路设计，在EDA流程中插入自动化修改网表步骤，在网表中插入冗余电路，提高电路的可靠性，包括原始同步逻辑电路，其特征在于：还包括VOTEs判定逻辑部分，通过组合逻辑部分和时序逻辑部分复制且在反馈和输出级插入VOTEs判定逻辑部分，从而使原始同步逻辑电路转化为可靠性优化的新型同步逻辑电路。

【技术实现步骤摘要】
一种提高同步逻辑实时运行可靠性的方法
本专利技术涉及同步逻辑电路
，具体地说是一种提高同步逻辑实时运行可靠性的方法。
技术介绍
目前随着芯片技术在汽车电子、无人机、自动驾驶等高可靠要求领域广泛应用，以及芯片工艺越来越接近物理极限，关键电路的高可靠需求越来越重要，电子系统需要增强对外干扰的免疫，需要减少或降低由电磁干扰，高能粒子产生的软失效等错误发生时产生的影响，尤其在无人机、交通等对安全可靠要求苛刻的领域，对芯片的故障恢复和免疫能力期望很高，甚至可以牺牲成本来获取这些可靠性。数字电路设计，可把电路抽象成统一的形式，通常可以看成一个输入同步器，后面接一个米利机。在外界干扰情况下，状态机的状态可能发生错误翻转，这可形成了突发若干周期的故障，甚至长期故障。这些故障在复位后若能够消失，一般我们称为软失效。正常的电路软失效是极小概率事件，因此，考虑同时发生多处软失效的可能性非常低，如果能避免某部分电路单比特软失效的发生，我们就可认为避免了软失效。
技术实现思路
本专利技术的目的在于提供一种对普通同步逻辑电路进行抽象分解，然后进行自动化调整和电路插入，结合布局的控制，能够达到提高电路可靠性，使本文档来自技高网...

【技术保护点】
1.一种提高同步逻辑实时运行可靠性的方法，包括原始同步逻辑电路，其特征在于：还包括VOTEs判定逻辑部分，通过组合逻辑部分和时序逻辑部分复制且在反馈和输出级插入VOTEs判定逻辑部分，从而使原始同步逻辑电路转化为可靠性优化的新型同步逻辑电路；所述原始同步逻辑电路拥有单一的时钟，输入信号为同步信号或经同步器同步后的信号，输入信号进入组合逻辑部分，组合逻辑部分根据当前输入以及当前内部寄存器状态共同决定下一拍内部寄存器的值和输出，将原始同步逻辑电路中的组合逻辑部分和时序逻辑部分进行n次复制，使得每一bit时序逻辑寄存器都获得一定的纠错能力，然后切断每个电路的时序反馈通路，插入VOTEs判定逻辑部分，...

【技术特征摘要】
1.一种提高同步逻辑实时运行可靠性的方法，包括原始同步逻辑电路，其特征在于：还包括VOTEs判定逻辑部分，通过组合逻辑部分和时序逻辑部分复制且在反馈和输出级插入VOTEs判定逻辑部分，从而使原始同步逻辑电路转化为可靠性优化的新型同步逻辑电路；所述原始同步逻辑电路拥有单一的时钟，输入信号为同步信号或经同步器同步后的信号，输入信号进入组合逻辑部分，组合逻辑部分根据当前输入以及当前内部寄存器状态共同决定下一拍内部寄存器的值和输出，将原始同步逻辑电路中的组合逻辑部分和时序逻辑部分进行n次复制，使得每一bit时序逻辑寄存器都获得一定的纠错能力，然后切断每个电路的时序反馈通路，插入VOTEs判定逻辑部分，判定输出驱动原来的组合逻辑部分相应的时序逻辑部分反馈至电路输出端口。2.根据权利要求1所述的一种提高同步逻辑实时运行可靠性的方法，其特征...

【专利技术属性】
技术研发人员：许文，徐兴利，赵妍，李明春，何玉樟，陈政，
申请(专利权)人：深圳市精嘉微电子有限公司，
类型：发明
国别省市：广东,44