用于检测故障的逻辑器件制造技术

本公开涉及用于检测故障的逻辑器件。一种器件可以用于检测故障。移位寄存器适合于以时钟的节奏移位在移位寄存器的连续单元中在两个逻辑电平之间交替的二进制信号。第一逻辑电路适合于比较被包含在寄存器的至少一对单元中的值。

Logic Devices for Fault Detection

The present disclosure relates to logic devices for fault detection. A device can be used to detect faults. Shift registers are suitable for shifting binary signals alternating between two logic levels in a continuous unit of a shift register at the rhythm of the clock. The first logic circuit is suitable for comparing values contained in at least one pair of units of a register.

【技术实现步骤摘要】
用于检测故障的逻辑器件相关申请的交叉引用本申请要求于2017年5月24日提交的法国专利申请第1754607号的优先权，该申请由此通过引用合并于此。
本专利申请涉及电子芯片，并且在特定实施例中涉及防止故障的注入的电子芯片。
技术介绍
包含机密信息的电子芯片(诸如银行卡芯片)易于受到旨在确定芯片的操作方式和从中提取机密信息的攻击。一种流行的用于侵入由集成电路处理的信息的方法包括检测在处理该信息时使用的电路区域。因此，集成电路被激活或放置在功能环境中并且数据被引入作为输入。在处理数据时，缺陷或故障例如通过激光、电磁信号或局部施加高电压而被注入到电路中。对电路的输出的分析可以使得能够确定处理数据的电路区域。在找到这些区域之后，黑客可以将攻击集中在这些区域上，以确定所处理的机密数据。如果检测到这样的攻击，则可以触发对抗措施。这种对抗措施是例如擦除机密信息，将电路重置为零，和/或递增计数器，使得一旦检测到一定数目的故障，就可以确定性地禁用集成电路。期望能够提供一种能够检测这些类型的攻击的芯片。
技术实现思路
一个实施例提供了一种用于检测故障的器件，包括：适合于以时钟的节奏移位在移位寄存器的连续单元中在两个逻辑电平之间交替的二进制信号的移位寄存器；以及适合于比较被包含在寄存器的至少一对单元中的值的第一逻辑电路。根据一个实施例，第一逻辑电路适合于比较被包含在连接到第一、第二和第三输入的三个连续单元中的值，并且适合于将在第一输入中接收的值与在第二输入中接收的值相比较，并且适合于将在第二输入中接收的值与在第三输入中接收的值相比较。根据一个实施例，寄存器的连续单元中的倒数第一单元连接到第一逻辑电路的第三输入，寄存器的倒数第二单元连接到第一逻辑电路的第二输入，并且寄存器的倒数第三单元连接到第一逻辑电路的第一输入。根据一个实施例，第一逻辑电路包括两个XOR门，一个XOR门具有构成逻辑电路的第一和第二输入的输入，并且另一XOR门具有连接到逻辑电路的第二输入的输入和构成逻辑电路的第三输入的输入；以及第二逻辑电路，其适合于在两个XOR门的输出具有等于低逻辑电平的值的情况下提供第一值并且在其他情况下提供第二值。根据一个实施例，第二逻辑电路包括两个反相器，每个反相器具有连接到XOR门之一的输出的输入；以及OR门，其输入连接到两个反相器的输出，OR门的输出对应于第一逻辑电路的输出。根据一个实施例，第二逻辑电路包括AND门，AND门的输入连接到XOR门的输出，AND门的输出对应于第一逻辑电路的输出。根据一个实施例，移位寄存器由连接到同一第一时钟信号的D型触发器组成，除了寄存器的最后的触发器之外的每个触发器的输出连接到下一触发器的D输入。其他实施例可以使用不同类型的触发器，诸如例如反转触发器。根据一个实施例，寄存器的第一触发器的互补输出连接到其D输入。根据一个实施例，寄存器的第一触发器的D输入连接到频率等于第一时钟信号的频率的一半的第二时钟信号。根据一个实施例，第一时钟信号的频率在50MHz和100MHz之间。其他频率也是可能的。根据一个实施例，移位寄存器是环形寄存器。一个实施例提供了一种包括诸如上文中的用于检测故障的多个器件的电子芯片。在一些实施例中，电子芯片可以在单个单片半导体衬底中实现。根据一个实施例，用于检测故障的器件占据芯片的面积的3％和10％之间。根据一个实施例，该器件检测使用激光、电磁信号或局部施加高电压(例如，正常工作电压的至少两倍)向器件中注入的故障。附图说明在结合附图给出的特定实施例的以下非限制性描述中将详细阐述这些以及其他特征和优点，在附图中：图1示意性地示出了用于检测故障的逻辑器件的一个实施例；图2示出了一个示例性寄存器；图3示出了在图1的器件中使用的比较器的一个示例；图4示出了在图1的器件中使用的比较器的另一示例；以及图5表示图1的器件在芯片上的示例性放置。具体实施方式相似的元件在各个图中已经用相似的附图标记来指定，并且此外，各种图不是按比例绘制的。为了清楚起见，仅对用于理解所描述的实施例的元素进行了表示和详述。除非另有相反规定，否则表述“大约”和“数量级”表示在10％以内，优选地在5％以内。图1示意性地图示了用于检测故障的逻辑器件的一个实施例。该器件包括移位寄存器2和比较逻辑电路4。在图1中示出并且在下文中结合图2更详细描述的示例性移位寄存器2包括8个单元。寄存器2通常包括8、16、32或64个单元。具有不同数目的单元的移位寄存器也是可能的。移位寄存器2的单元包含其值被配置为在低逻辑电平“0”与高逻辑电平“1”之间交替的比特。寄存器2与时钟信号CLK相关联。以信号CLK的节奏(即，与CLK同步)，例如在每个上升沿处，被包含在每个单元中的值被移位到下一个单元中，第一单元的内容在每个时钟周期处取其先前值的相反值。在图1所示的时刻，被包含在寄存器2的单元中的值是“10101010”。在时钟信号的下一上升沿处，被包含在寄存器的单元中的值变为“01010101”。电路4是比较逻辑电路，其适用于验证寄存器2的连续单元确实包含交替的值并且尚未通过故障的注入而被修改。在图1的示例中，电路4具有链接到寄存器的相应输出7、9和11的三个输入6、8和10，以及输出12。电路4一方面比较输入6和8的值，另一方面比较输入8和10的值。电路4的输入连接到寄存器2的最后三个单元的输出。更确切地说，输入10连接到寄存器的最后的单元的输出11，输入8连接到倒数第二单元的输出9，并且输入6连接到倒数第三单元的输出7。如果被包含在最后三个单元中的值在值0和1之间交替，也就是说，如果被包含在这三个单元中的值是“1、0、1”或“0、1、0”，则电路4的输出12的值等于第一值，例如0。在如前所述的攻击期间，故障被注入，并且然后寄存器的一个或多个单元的值可以被修改。因此，被包含在若干连续单元中的值是相同的。当寄存器不断地改变其单元中包含的值时，故障到达电路4的输入。电路4的输出12的值然后取第二值，例如1。例如，如果被包含在寄存器的单元中的值是图1所示的那些值，则插入故障可以将被包含在第三单元中的值从1改变为0。被包含在寄存器的单元中的值因此是“10001010”。在时钟CLK的三个上升沿之后，被包含在寄存器的单元中的值已经被移位，并且因此是“01010001”。因此，电路4的输入6、8和10分别是0、0和1。两个连续值相等。电路4的输出取第二值，表示检测到故障。时钟信号CLK的频率优选地是与本文中描述的用于选择故障的器件被插入其中的系统兼容的最高可能频率。这个频率可以低于100MHz，例如在50MHz和100MHz之间。因此，寄存器中的故障非常迅速地到达其值被指派给电路4的寄存器的单元。作为变型，比较电路4可以比较被包含在寄存器2的单元中的不同数目的值。例如，电路可以只比较被包含在寄存器的最后两个单元中的值或者寄存器的最后四个单元上的值。其他实现也是可能的。作为变型，电路4可以将被包含在最后的单元中的值与寄存器的任何其他单元的值相比较。例如，在具有八个单元的寄存器的情况下，电路4可以将被包含在第八个单元(也是最后的单元)中的值与被包含在第三单元中的值进行比较(应当不同)或者与被包含在第二单元中的值进行比较(应当相同)。增加要在给定的时刻比较的值对的本文档来自技高网...

【技术保护点】
1.一种用于检测故障的器件，所述器件包括：移位寄存器，被配置为移位在所述移位寄存器的连续单元中在两个逻辑电平之间交替的二进制信号，所述移位与时钟同步地进行；以及第一逻辑电路，被配置为比较被包含在所述移位寄存器的一对单元中的值。

【技术特征摘要】
2017.05.24 FR 17546071.一种用于检测故障的器件，所述器件包括：移位寄存器，被配置为移位在所述移位寄存器的连续单元中在两个逻辑电平之间交替的二进制信号，所述移位与时钟同步地进行；以及第一逻辑电路，被配置为比较被包含在所述移位寄存器的一对单元中的值。2.根据权利要求1所述的器件，其中所述第一逻辑电路被配置为比较被包含在连接到所述第一逻辑电路的第一输入、第二输入和第三输入的三个连续单元中的值，其中所述三个连续单元包括所述一对单元，并且其中比较被包含在三个连续单元中的值包括：将在所述第一逻辑电路的第一输入中接收的值与在所述第一逻辑电路的第二输入中接收的值相比较，以及将在所述第一逻辑电路的第二输入中接收的值与在所述第一逻辑电路的第三输入中接收的值相比较。3.根据权利要求2所述的器件，其中所述移位寄存器的连续单元中的倒数第一单元连接到所述第一逻辑电路的第三输入，所述移位寄存器的倒数第二单元连接到所述第一逻辑电路的第二输入，并且所述移位寄存器的倒数第三单元连接到所述第一逻辑电路的第一输入。4.根据权利要求3所述的器件，其中所述第一逻辑电路包括：第一XOR门，具有与所述第一逻辑电路的第一输入耦合的第一输入、与所述第一逻辑电路的第二输入耦合的第二输入以及输出；第二XOR门，具有与所述第一逻辑电路的第二输入耦合的第一输入、与所述第一逻辑电路的第三输入耦合的第二输入以及输出；以及第二逻辑电路，被配置为当所述第一XOR门的输出和所述第二XOR门的输出具有等于低逻辑电平的值时提供第一值，并且当所述第一XOR门和所述第二XOR门中的一个XOR门的输出具有等于高逻辑电平的值时提供第二值。5.根据权利要求4所述的器件，其中所述第二逻辑电路包括：第一反相器，具有与所述第一XOR门的输出耦合的输入；第二反相器，具有与所述第二XOR门的输出耦合的输入；以及OR门，具有与所述第一反相器的输出耦合的第一输入、与所述第二反相器的输出耦合的第二输入以及与所述第一逻辑电路的输出耦合的输出。6.根据权利要求4所述的器件，其中所述第二逻辑电路包括AND门，所述AND门具有与所述第一XOR门的输出耦合的第一输入、与所述第二XOR门的输出耦合的第二输入以及与所述第一逻辑电路的输出耦合的输出。7.根据权利要求1所述的器件，其中所述移位寄存器包括多个D型触发器，其中所述多个D型触发器中的每个D型触发器包括耦合到时钟端子的时钟输入，所述时钟端子被配置为接收第一时...

【专利技术属性】
技术研发人员：A·萨拉菲亚诺斯，T·奥达斯，
申请(专利权)人：意法半导体鲁塞公司，
类型：发明
国别省市：法国,FR