一种阵列基板、栅极驱动电路以及显示面板制造技术

本发明专利技术提供了一种阵列基板、栅极驱动电路以及显示面板，该阵列基板包括第一显示区、第二显示区以及开孔区，第一显示区包围开孔区。第一显示区中的子像素，至少两列相邻的子像素与同一条第一数据线相连；同一行的子像素中，与同一条第一数据线电连接的两个子像素，一个子像素与第一栅极线相连，另一个子像素与第二栅极线相连。第二显示区中的子像素，不同列的子像素与不同的第二数据线连接，不同行的子像素与不同的栅极线相连。可见，本方案中，将包围开孔区的第一显示区中的子像素选用双栅连接方式，降低了第一数据线的使用数量，使得开孔区周围的绕线数量减少，降低了开孔区与第一显示区之间的边框宽度。

【技术实现步骤摘要】
一种阵列基板、栅极驱动电路以及显示面板
本专利技术涉及显示
，更具体地说，涉及一种阵列基板、栅极驱动电路以及显示面板。
技术介绍
随着显示技术的快速发展，显示屏已经被广泛应用到各电子设备中，如手机、平板电脑、电视等。目前，“屏幕占比”成为衡量显示屏优劣的一个重要参数。屏幕占比越大，显示面板上的边框越小，全面屏应运而生。而由于显示屏通常具有前置摄像头、扬声器、指示灯、感应器等器件，因此需要在全面屏的显示区域进行开孔。通常位于显示屏显示平面中开孔周围的子像素，与其对应的数据线需要绕开开孔布置，开孔越大，其绕线的数量也越大，导致开孔与显示区的间距(边框)越大，与窄边框的的设计理念相违背。因此，如何提供一种阵列基板，能够降低开孔与显示区的边框宽度，是本领域技术人员亟待解决的一大技术难题。
技术实现思路
有鉴于此，本专利技术提供了一种阵列基板、栅极驱动电路以及显示面板，能够降低开孔与显示区的边框宽度。为实现上述目的，本专利技术提供如下技术方案：一种阵列基板，包括：显示区以及非显示区，所述显示区包括第一显示区以及第二显示区，所述非显示区包括第一非显示区以及第二非显示区，所述第一非显示区包围所述显示区，所述第二非显示区包括开孔区，所述第一显示区包围所述开孔区；所述第一显示区设置有多条栅极线组以及多条第一数据线，所述栅极线组包括第一栅极线以及第二栅极线，所述多条栅极线组与所述第一数据线交叉限定出多个呈阵列排布的子像素，至少两列相邻的所述子像素与同一条所述第一数据线相连；同一行的所述子像素中，与同一条所述第一数据线电连接的两个所述子像素，一个所述子像素与所述第一栅极线相连，另一个所述子像素与所述第二栅极线相连；所述第二显示区设置有多条栅极线以及多条第二数据线，所述多条栅极线与所述第二数据线交叉限定出多个呈阵列排布的子像素，同一列的所述子像素与同一条所述第二数据线连接，不同列的所述子像素与不同的所述第二数据线连接，同一行的所述子像素均与同一条所述栅极线相连，不同行的所述子像素与不同的所述栅极线相连。一种栅极驱动电路，应用于任意一项上述的阵列基板，包括多个级联的第一栅极驱动电路以及多个级联的第二栅极驱动电路，各所述第一栅极驱动电路包括至少两个栅极信号输出端，每个所述栅极驱动电路的一个所述栅极信号输出端与位于所述第一显示区的一条所述第一栅极线相连，另一个所述栅极信号输出端与位于所述第一显示区的一条所述第二栅极线相连；所述第二栅极驱动电路包括一个栅极信号输出端，所述栅极信号输出端与位于所述第二显示区的一条栅极线相连。一种栅极驱动电路，应用于任意一项上述阵列基板，包括位于所述显示区一侧的第一栅极驱动子电路以及位于所述显示区另一侧的第二栅极驱动子电路，所述第一栅极驱动子电路包括多个级联的第三栅极驱动电路以及第四栅极驱动电路，所述第二栅极驱动子电路包括多个级联的第五栅极驱动电路以及第六栅极驱动电路，所述第三栅极驱动电路以及所述第四栅极驱动电路均包括一个栅极信号输出端，所述第三栅极驱动电路的栅极信号输出端与位于所述第一显示区的所述第一栅极线相连，多个所述第四栅极驱动电路的栅极信号输出端与位于所述第二显示区的部分所述栅极线相连；所述第五栅极驱动电路以及所述第六栅极驱动电路均包括一个栅极信号输出端，所述第五栅极驱动电路的栅极信号输出端与位于所述第一显示区的所述第二栅极线相连，所述第六栅极驱动电路的栅极信号输出端与位于所述第二显示区的部分所述栅极线相连。一种栅极驱动电路，应用于任意一项上述阵列基板，包括位于所述显示区一侧的第三栅极驱动子电路以及位于所述显示区另一侧的第四栅极驱动子电路，所述第三栅极驱动子电路包括多个级联的第七栅极驱动电路，所述第四栅极驱动子电路包括多个级联的第八栅极驱动电路，位于所述第一显示区同一行的所述子像素中，与位于开孔区一侧的所述子像素相连的栅极线和所述第七栅极驱动子电路的输出端相连，与位于开孔区另一侧的所述子像素相连的栅极线和所述第八栅极驱动子电路的输出端相连。一种显示面板，包括：任一项上述的阵列基板。与现有技术相比，本专利技术所提供的技术方案具有以下优点：本专利技术提供了一种阵列基板，包括显示区以及非显示区，所述显示区包括第一显示区以及第二显示区，所述非显示区包括第一非显示区以及第二非显示区，所述第一非显示区包围所述显示区，所述第二非显示区包括布线区以及开孔区，所述第一显示区包围所述开孔区。所述第一显示区设置有多条栅极线组以及多条第一数据线，所述栅极线组包括第一栅极线以及第二栅极线，所述多条栅极线组与所述第一数据线交叉限定出多个呈阵列排布的子像素，至少两列相邻的所述子像素与同一条所述第一数据线相连；同一行的所述子像素中，与同一条所述第一数据线电连接的两个所述子像素，一个所述子像素与所述第一栅极线相连，另一个所述子像素与所述第二栅极线相连。所述第二显示区设置有多条栅极线以及多条第二数据线，所述多条栅极线与所述第二数据线交叉限定出多个呈阵列排布的子像素，同一列的所述子像素与同一条所述第二数据线连接，不同列的所述子像素与不同的所述第二数据线连接，同一行的所述子像素均与同一条所述栅极线相连，不同行的所述子像素与不同的所述栅极线相连。可见，本方案中，将包围所述开孔区的第一显示区中的子像素选用双栅连接方式，降低了第一数据线的使用数量，使得开孔区周围的绕线数量减少，降低了开孔区与第一显示区之间的边框宽度。除此，由于第一显示区中数据线的数量减少，使得位于布线区的数据线的绕线数量减少，相邻两条数据线之间的线间距可以变大，降低了相邻两条数据线之间的耦合电容。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1为现有技术中一种全面屏的结构示意图。图2为本专利技术实施例提供的一种阵列基板的具体结构示意图；图3为本专利技术实施例提供的一种阵列基板的又一具体结构示意图；图4为本专利技术实施例提供的一种阵列基板的又一具体结构示意图；图5为本实施例提供的又一种布线区的结构示意图；图6为图5中布线区沿A1A2的剖面示意图；图7为本专利技术实施例提供的一种栅极驱动电路的结构示意图；图8为本专利技术实施例提供的一种栅极驱动电路的又一结构示意图；图9为本专利技术实施例提供的一种栅极驱动电路的又一结构示意图；图10为本专利技术实施例提供的一种显示面板的结构示意图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。请参阅图1，图1为现有技术中一种全面屏的结构示意图。该全面屏包括开孔区101、包围所述开孔区101的布线区102、包围所述布线区102的显示区103，以及包围所述显示区103的非显示区104。除此，该全面屏还包括设置在显示区103内的多条栅极线105以及多条数据线106，其中，多条栅极线105与多条数据线106交叉限定出多个成阵列排布的子像素107。该本文档来自技高网...

【技术保护点】
1.一种阵列基板，其特征在于，包括：显示区以及非显示区，所述显示区包括第一显示区以及第二显示区，所述非显示区包括第一非显示区以及第二非显示区，所述第一非显示区包围所述显示区，所述第二非显示区包括开孔区，所述第一显示区包围所述开孔区；所述第一显示区设置有多条栅极线组以及多条第一数据线，所述栅极线组包括第一栅极线以及第二栅极线，所述多条栅极线组与所述第一数据线交叉限定出多个呈阵列排布的子像素，至少两列相邻的所述子像素与同一条所述第一数据线相连；同一行的所述子像素中，与同一条所述第一数据线电连接的两个所述子像素，一个所述子像素与所述第一栅极线相连，另一个所述子像素与所述第二栅极线相连；所述第二显示区设置有多条栅极线以及多条第二数据线，所述多条栅极线与所述第二数据线交叉限定出多个呈阵列排布的子像素，同一列的所述子像素与同一条所述第二数据线连接，不同列的所述子像素与不同的所述第二数据线连接，同一行的所述子像素均与同一条所述栅极线相连，不同行的所述子像素与不同的所述栅极线相连。

【技术特征摘要】
1.一种阵列基板，其特征在于，包括：显示区以及非显示区，所述显示区包括第一显示区以及第二显示区，所述非显示区包括第一非显示区以及第二非显示区，所述第一非显示区包围所述显示区，所述第二非显示区包括开孔区，所述第一显示区包围所述开孔区；所述第一显示区设置有多条栅极线组以及多条第一数据线，所述栅极线组包括第一栅极线以及第二栅极线，所述多条栅极线组与所述第一数据线交叉限定出多个呈阵列排布的子像素，至少两列相邻的所述子像素与同一条所述第一数据线相连；同一行的所述子像素中，与同一条所述第一数据线电连接的两个所述子像素，一个所述子像素与所述第一栅极线相连，另一个所述子像素与所述第二栅极线相连；所述第二显示区设置有多条栅极线以及多条第二数据线，所述多条栅极线与所述第二数据线交叉限定出多个呈阵列排布的子像素，同一列的所述子像素与同一条所述第二数据线连接，不同列的所述子像素与不同的所述第二数据线连接，同一行的所述子像素均与同一条所述栅极线相连，不同行的所述子像素与不同的所述栅极线相连。2.根据权利要求1所述的阵列基板，其特征在于，位于所述第一显示区的所述子像素中，奇数列的所述子像素和与其相邻的一个偶数列的所述子像素与同一条所述第一数据线相连，不同奇数列的所述子像素与不同的所述第一数据线连接；同一行的所述子像素中，位于奇数列的所述子像素与所述第一栅极线相连，位于偶数列的所述子像素与所述第二栅极线相连。3.根据权利要求1所述的阵列基板，其特征在于，与同一条所述第一数据线相连的两列所述子像素，一列所述子像素位于所述第一数据线的一侧，另一列所述子像素位于所述第一数据线的另一侧。4.根据权利要求1所述的阵列基板，其特征在于，所述第一数据线包括第一子数据线、弯折引线以及第二子数据线，与同一条所述第一数据线相连的两列所述子像素中，一列所述子像素为第一子像素列，另一列所述子像素为第二子像素列；所述第一子数据线位于所述第一子像素列远离所述第二子像素列的一侧，所述第二子数据线位于所述第一子像素列靠近所述第二子像素列的一侧，所述第一子数据线通过所述弯折引线与所述第二子数据线电连接。5.根据权利要求1所述的阵列基板，其特征在于，相邻的m列所述子像素为一个子像素单元列，每个所述子像素单元列中，至少相邻的两列所述子像素与不同的所述第一数据线电连接且与相同的所述第一栅极线电连接，至少相邻的两列所述子像素与相同的所述第一数据线电连接且与不同的所述第二栅极线电连接，其中，m为正整数且大于等于3。6.根据权利要求1所述的阵列基板，其特征在于，与位于同一行的所述子像素电连接的所述第一栅极线位于该行子像素的一侧，与位于同一行的所述子像素电连接的所述第二栅极线位于该行子像素的另一侧。7.根据权利要求1所述的阵列基板，其特征在于，与位于同一行的所述子像素电连接的所述第一栅极线以及所述第二栅极线均位于该行子像素的同一侧。8.根据权利要求1所述的阵列基板，其特征在于，所述非显示区包括开孔区以及布线区；所述布线区位于所述显示区与所述开孔区之间，且所述显示区包围所述布线区，所述布线区设置有多条数据线引线以及栅极引线，所述第一数据线通过所述数据线引线与所述第二数据线...

【专利技术属性】
技术研发人员：詹小静，伍黄尧，廖晋元，吴常志，
申请(专利权)人：厦门天马微电子有限公司，
类型：发明
国别省市：福建,35