具有沟槽底部中的偏移的SiC半导体器件制造技术

本发明专利技术公开了具有沟槽底部中的偏移的SiC半导体器件。一种半导体器件，包括从第一表面延伸到SiC半导体主体中的沟槽。所述沟槽具有第一侧壁、与第一侧壁相对的第二侧壁和沟槽底部。栅极电极布置在所述沟槽中并且通过沟槽电介质与所述SiC半导体主体电气绝缘。第一导电类型的主体区邻接第一侧壁。第一导电类型的屏蔽结构邻接沟槽底部和第二侧壁的至少一部分。沟槽底部的第一区段和沟槽底部的第二区段沿着从第一表面延伸到SiC半导体主体的与第一表面相对的第二表面的垂直方向相对于彼此偏移一个垂直偏移。

SiC semiconductor device with offset in groove bottom

The invention discloses a SiC semiconductor device with offset in the bottom of the groove. A semiconductor device includes a groove extending from the first surface to the SiC semiconductor body. The trench has a first sidewall, a second sidewall opposite to the first sidewall and a bottom of the trench. The gate electrode is arranged in the groove and is electrically insulated by the groove dielectric and the main body of the SiC semiconductor. The main body of the first conductive type is adjacent to the first side wall. The first conductive type shielding structure is adjacent to the bottom part of the groove and at least part of the second side wall. The first section at the bottom of the groove and the second section at the bottom of the groove offset each other vertically in the vertical direction of the second surface opposite the first surface extending from the first surface to the main body of the SiC semiconductor.

【技术实现步骤摘要】
具有沟槽底部中的偏移的SiC半导体器件
本专利技术涉及具有沟槽底部中的偏移的SiC半导体器件。
技术介绍
宽带隙半导体器件基于具有至少2eV或至少3eV的带隙的半导体材料并且允许与基于常规硅的半导体器件相比的较低导通状态电阻、在高温度下的操作、较低开关损耗和较低泄漏电流。基于宽带隙材料的半导体器件可以包括具有条带形沟槽栅极电极的晶体管单元，所述条带形沟槽栅极电极控制由半导体材料形成的在相邻沟槽栅极结构之间的台面部分的两个相对纵向台面侧壁中的仅一个中的晶体管沟道。期望改进具有沟槽栅极的SiC半导体器件的器件特性，并且进一步扩展此类器件的应用的范围。
技术实现思路
本公开涉及一种包括沟槽的半导体器件，所述沟槽从第一表面延伸到SiC半导体主体中。所述沟槽具有第一侧壁、与第一侧壁相对的第二侧壁和沟槽底部。电极，其可以是栅极电极，布置在所述沟槽中并且通过沟槽电介质（其可以是栅极电介质）与半导体主体电气绝缘。第一导电类型的主体区邻接第一侧壁。第一导电类型的屏蔽结构邻接沟槽底部和第二侧壁的至少一部分。沿着从第一表面延伸到SiC半导体主体的与第一表面相对的第二表面的垂直方向，沟槽底部的第一区段和沟槽底部的第二区段相对于彼此偏移一个垂直偏移。本公开还涉及一种制造半导体器件的方法。该方法包括从第一表面向半导体主体中形成第一沟槽。该方法进一步包括通过穿过第一沟槽的底部向SiC半导体主体中引入第一导电类型的掺杂剂而在SiC半导体主体中形成第一导电类型的屏蔽结构。该方法进一步包括从第一表面向SiC半导体主体中形成第二沟槽，其中第二沟槽比第一沟槽向SiC半导体主体中延伸得更深，并且第一沟槽和第二沟槽彼此横向合并，由此设置第二沟槽的沟槽底部的第二区段，所述第二区段比第二沟槽的沟槽底部的第一区段在SiC半导体主体中更深。本领域技术人员在阅读下面的详细描述时和在查看附图时将认识到附加的特征和优点。附图说明附图被包括以提供对本专利技术的进一步理解并且被并入在本说明书中且构成本说明书的一部分。附图图示实施例并且和本描述一起用于解释本专利技术的原理。将容易领会到本专利技术的其他实施例和意图的优点，因为通过参考下面的详细描述它们变得更好理解。图1是用于图示具有在沟槽底部处的垂直偏移的半导体器件的SiC半导体主体的横截面视图。图2是用于图示邻接沟槽的侧壁和底侧的屏蔽结构的SiC半导体主体的横截面视图。图3是用于图示具有在底侧处的偏移的源极区的SiC半导体主体的横截面视图。图4是用于图示源极区的导电类型的区的SiC半导体主体的横截面视图，该区在与其中定位该源极区的侧壁相对的侧壁处邻接沟槽。图5是用于图示在沟槽底部处比在沟槽侧壁处具有更大厚度的沟槽电介质的SiC半导体主体的横截面视图。图6是用于图示具有在沟槽底部处的经圆化的拐角的沟槽的SiC半导体主体的横截面视图。图7是用于图示邻接主体区的电流扩展区域的SiC半导体主体的横截面视图。图8A和8B是用于图示并联电气连接的晶体管单元的SiC半导体主体的示意性顶视图和横截面视图。图9是用于图示在SiC半导体主体中制造半导体器件的方法的示意性流程图。图10A至10I是用于图示用于制造半导体器件的方法的过程特征的SiC半导体主体的示意性横截面视图。具体实施方式在下面的详细描述中，参考附图，所述附图形成本文的一部分并且在其中通过图示的方式示出具体实施例，在所述具体实施例中可以实践本公开。应当理解的是，在不脱离本专利技术的范围的情况下，可以利用其他实施例并且可以做出结构或逻辑的改变。例如，针对一个实施例图示或描述的特征可以用在其他实施例上或者结合其他实施例使用以产生又另一实施例。旨在本公开包括这样的修改和变化。使用具体语言描述了示例，所述具体语言不应该被解释为限制所附权利要求的范围。绘图不是按比例的并且仅用于说明性目的。为了清楚起见，如果没有另外说明，则在不同绘图中，相同的元件已通过相应的参考标记来指定。术语“具有”、“含有”、“包含”、“包括”等等是开放的，并且所述术语指示说明的结构、元件或特征的存在但是不排除附加的元件或特征的存在。冠词“一”、“一个”和“该”旨在包括复数以及单数，除非上下文清楚地另外指示。术语“电气连接”描述在电气连接的元件之间的永久低欧姆连接，例如在关心的元件之间的直接接触或者经由金属和/或高掺杂半导体的低欧姆连接。术语“电气耦合”包括，适配用于信号传输的一个或多个介入元件可以存在于电气耦合的元件之间，例如临时提供第一状态下的低欧姆连接和第二状态下的高欧姆电去耦合的元件。附图通过紧接着掺杂类型“n”或“p”指示“-”或“+”来图示相对掺杂浓度。例如，“n-”意指低于“n”掺杂区的掺杂浓度的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区更高的掺杂浓度。相同相对掺杂浓度的掺杂区未必具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区可以具有相同或不同的绝对掺杂浓度。如在该说明书中使用的术语“水平的”旨在描述基本上平行于半导体衬底或主体的第一或主表面的取向。这可以例如是晶片或管芯的表面。如在本说明书中使用的术语“垂直的”旨在描述基本上垂直于第一表面（即，平行于半导体衬底或主体的第一表面的法线方向）布置的取向。在该说明书中，半导体衬底或半导体主体的第二表面被认为是由半导体衬底的下部或背侧表面形成的，而第一表面被认为是由半导体衬底的上部、前面或主表面形成的。因此，如在本说明书中使用的术语“在…之上”和“在…之下”描述结构特征相对于另一个的相对位置。在本说明书中，p掺杂被称为第一导电类型而n掺杂被称为第二导电类型。替换地，半导体器件可以形成具有相反的掺杂关系，使得第一导电类型可以是n掺杂并且第二导电类型可以是p掺杂。图1是用于图示半导体器件1000的SiC半导体主体100的一部分的示意性横截面视图。沟槽102从第一表面104延伸到SiC半导体主体100中。沟槽具有第一侧壁106、与第一侧壁106相对的第二侧壁108和沟槽底部110。电极112布置在沟槽102中并且通过沟槽电介质114与半导体主体100电气绝缘。可能的是，仅一个电极112布置在沟槽102中。电极112可以是栅极电极，并且沟槽电介质114可以是栅极电介质。第一导电类型的主体区118邻接第一侧壁106。第一导电类型的屏蔽结构120邻接沟槽底部110和第二侧壁108的至少一部分。沿着从第一表面104延伸到SiC半导体主体100的与第一表面104相对的第二表面122的垂直方向y，沟槽底部110的第一区段1101和沟槽底部110的第二区段1102相对于彼此偏移一个垂直偏移（高度或距离）h。例如，垂直偏移h的范围可以从10nm到100nm。屏蔽结构120可以通过限制沟槽电介质114中（例如，位于第一区段1101和第一侧壁106之间的过渡处的沟槽拐角处）的电场强度而允许实现半导体器件1000在阻断状况下的期望的可靠性。由于最大电场强度可以位于屏蔽结构120的在沟槽底部110以下的部分中，所以扩大屏蔽结构120的深度可以允许减小沟槽拐角处的电场强度，由此改进器件可靠性。因此，通过提供在沟槽底部110的第一区段1101和沟槽底部110的第二区段1102之间的垂直偏移h，从第一侧壁106处的沟槽拐角到屏蔽结构120内的最大电场强度的位置的距离可以增加，由此允许改进的本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：从第一表面延伸到SiC半导体主体中的沟槽，所述沟槽具有第一侧壁、与所述第一侧壁相对的第二侧壁以及沟槽底部；布置在所述沟槽中并且通过栅极电介质与所述SiC半导体主体电气绝缘的栅极电极；邻接所述第一侧壁的第一导电类型的主体区；邻接所述沟槽底部和所述第二侧壁的至少一部分的第一导电类型的屏蔽结构；并且其中，沿着从所述第一表面延伸到所述SiC半导体主体的与所述第一表面相对的第二表面的垂直方向，所述沟槽底部的第一区段和所述沟槽底部的第二区段相对于彼此偏移一个垂直偏移。

【技术特征摘要】
2017.04.24 DE 102017108738.91.一种半导体器件，包括：从第一表面延伸到SiC半导体主体中的沟槽，所述沟槽具有第一侧壁、与所述第一侧壁相对的第二侧壁以及沟槽底部；布置在所述沟槽中并且通过栅极电介质与所述SiC半导体主体电气绝缘的栅极电极；邻接所述第一侧壁的第一导电类型的主体区；邻接所述沟槽底部和所述第二侧壁的至少一部分的第一导电类型的屏蔽结构；并且其中，沿着从所述第一表面延伸到所述SiC半导体主体的与所述第一表面相对的第二表面的垂直方向，所述沟槽底部的第一区段和所述沟槽底部的第二区段相对于彼此偏移一个垂直偏移。2.根据权利要求1所述的半导体器件，其中所述屏蔽结构包括第一导电类型的屏蔽区和第一导电类型的连接区，所述连接区布置在所述屏蔽区和所述第一表面之间，其中所述屏蔽区的掺杂浓度分布图沿着垂直方向具有峰，该峰比所述沟槽底部在所述SiC半导体主体中定位得更深。3.根据权利要求2所述的半导体器件，其中在所述沟槽底部的第一区段和所述屏蔽区的峰之间的垂直距离的范围从200nm到800nm。4.根据前述权利要求中的任一项所述的半导体器件，其中所述沟槽底部的第二区段比所述沟槽底部的第一区段在所述SiC半导体主体中布置得更深。5.根据前述权利要求中的任一项所述的半导体器件，其中所述垂直偏移的范围从10nm到100nm。6.根据前述权利要求中的任一项所述的半导体器件，其中所述栅极电极的底部的第二区段比所述栅极电极的底部的第一区段在所述SiC半导体主体中沿着垂直方向布置得更深。7.根据前述权利要求中的任一项所述的半导体器件，进一步包括在所述主体区和所述第一表面之间的第二导电类型的源极区，其中所述源极区的第一部分布置在所述沟槽的第一侧壁和所述源极区的第二部分之间，并且所述第二部分的底部比所述第一部分的底部在所述SiC半导体主体中沿着垂直方向布置得更深。8.根据权利要求7所述的半导体器件，其中所述源极区的第一部分的底部和所述源极区的第二部分的底部之间的垂直距离对应于所述沟槽底部的第一区段和所述沟槽底部的第二区段之间的垂直距离。9.根据前述权利要求中的任一项所述的半导体器件，其中所述屏蔽结构在第一表面处邻接第二侧壁。10.根据权利要求1至8中的任一项所述的半导体器件，进一步包括邻接第二侧壁和第一表面的第二导电类型的区。11.根据前述权利要求中的任一项所述的半导体器件，其中所述栅极电介质的邻接所述沟槽底部的第一部分的厚度大于所述栅极电介质的邻接第一和第二侧壁的第二部分的厚度。12...

【专利技术属性】
技术研发人员：T艾兴格，R埃斯特韦，D屈克，R西米尼克，
申请(专利权)人：英飞凌科技股份有限公司，
类型：发明
国别省市：德国,DE