在执行期间使处理集群自动上电/断电制造技术

在示例中，一种设备包括：至少部分包括硬件逻辑的逻辑，其用来：使第一组处理集群上电；将工作负荷分派给第一组处理集群；检测第一组处理集群的全操作状态，以及响应于第一组处理集群的全操作状态的检测，用来使第二组处理集群上电。还公开并且要求保护其他实施例。

During the execution, the processing cluster is automatically powered on / off.

In an example, a device includes, at least in part, logic of hardware logic for: powering up the first processing cluster; assigning workload to the first processing cluster; detecting the full operation state of the first processing cluster, and detecting the full operation state of the first processing cluster in response to the detection of the full operation state of the first processing cluster, to enable the first processing cluster to be powered up. The two group deals with cluster power. Other embodiments are also disclosed and requested.

【技术实现步骤摘要】
在执行期间使处理集群自动上电/断电
本公开一般涉及电子学的领域。更特别地，一些实施例涉及用来在执行期间使处理集群自动上电/断电的技术。
技术介绍
随着集成电路制造技术改进，制造者能够将附加功能性集成到单个硅衬底上。随着功能数量增加，单个集成电路（IC）芯片上的部件数量也增加。附加部件增加附加的信号切换，继而生成更多热量和/或消耗更多功率。附加热量可能通过例如热膨胀而损坏芯片上的部件。而且，对于此类装置，例如尤其对于依靠电池功率起作用的装置，附加功率消耗可能限制使用位置和/或使用模型。因此，高效的功率管理能够具有对电子装置的效率、寿命以及使用模型的直接影响。此外，当前的并行图形数据处理包含被开发成对图形数据执行诸如例如线性插值、曲面细分、光栅化、纹理映射、深度测试等的特定操作的系统和方法。传统上，图形处理器使用固定功能计算单元来处理图形数据；然而，最近，已使图形处理器的各部分变成可编程的，使得此类处理器能够支持更多种多样的操作以用于处理顶点和片段数据。为了进一步增加性能，图形处理器通常实现诸如流水线化（pipelining）的处理技术，所述处理技术尝试贯穿图形流水线的不同部分并行地处理尽可能多的图形数据。具有单指令多线程（SIMT）架构的并行图形处理器被设计成使图形流水线中的并行处理的量最大化。在SIMT架构中，并行线程的组尝试尽可能经常地一起同步地执行程序指令以增加处理效率。能够在ShaneCook的CUDA编程（CUDAProgramming）第3章页码37-51（2013年）和/或NicholasWilt的CUDA手册，对GPU编程的全面指导（CUDAHandbook,AComprehensiveGuidetoGPUProgramming）的章节2.6.2到3.1.2（2013年6月）中找到用于SIMT架构的软件和硬件的总体概述。附图说明使得可以详细地理解其中本专利技术的实施例的以上叙述特征的方式，可以参考实施例来对以上简要概括的实施例进行更具体的描述，所述实施例中的一些被图示在附图中。然而，要注意，附图仅图示典型实施例，并因此不被认为限制其范围。图1是图示了被配置成实现本文中所描述的实施例的一个或多个方面的计算机系统的框图。图2A-2D图示了根据实施例的并行处理器部件。图3A-3B是根据实施例的图形多处理器的框图。图4A-4F图示了其中多个GPU通信地耦合至多个多核处理器的示例性架构。图5图示了根据实施例的图形处理流水线。图6是根据示例的其中可以实现用来使处理集群自动上电/断电的技术的架构的框图。图7A-7B是图示了根据实施例的在用来使处理集群自动上电/断电的方法中的操作的流程图。图8图示了根据实施例的切换调节器的框图。图9是根据一个或多个实施例的包含流传送（streaming）多处理器的系统的框图。图10图示了根据一个实施例的并行处理系统的框图。图11是根据实施例的处理系统的框图。图12是根据实施例的处理器的框图。图13是根据实施例的图形处理器的框图。图14是根据一些实施例的图形处理器的图形处理引擎的框图。图15是由附加的实施例提供的图形处理器的框图。图16图示了包含在一些实施例中采用的处理元素的阵列的线程执行逻辑。图17是图示了根据一些实施例的图形处理器指令格式的框图。图18是根据另一实施例的图形处理器的框图。图19A-19B图示了根据一些实施例的图形处理器命令格式和命令序列。图20图示了根据一些实施例的用于数据处理系统的示例性图形软件架构。图21是图示了根据实施例的IP核开发系统的框图。图22是图示了根据实施例的示例性芯片上的系统集成电路的框图。图23是图示了附加的示例性图形处理器的框图。图24是图示了根据实施例的芯片上的系统集成电路的附加的示例性图形处理器的框图。具体实施方式在以下描述中，阐述了很多特定细节以便提供对各种实施例的彻底理解。然而，可以在没有特定细节的情况下实践各种实施例。在其他实例中，没有详细地描述众所周知的方法、规程、部件和电路以免使特定实施例模糊。此外，可使用各种手段来执行实施例的各种方面，所述手段诸如集成半导体电路（“硬件”）、组织成一个或多个程序的计算机可读指令（“软件”）或硬件与软件的某个组合。出于本公开的目的，对“逻辑”的引用应意味着硬件、软件、固件或其某个组合。可在任何处理器（诸如GPCPU、CPU、GPU等）、图形控制器等中应用本文中所讨论的一些实施例。还公开并要求保护其他实施例。此外，可在包含（例如具有一个或多个处理器核的）一个或多个处理器的计算系统中应用一些实施例，所述计算系统诸如本文中所讨论的那些，包含例如移动计算装置，例如智能电话、平板、UMPC（超级移动个人计算机）、膝上型计算机、超极本TM计算装置、可穿戴装置（诸如智能手表或智能眼镜）等。在一些实施例中，图形处理单元（GPU）通信地耦合至主机/处理器核以使图形操作、机器学习操作、模式分析操作、以及各种通用GPU（GPGPU）功能加速。GPU可通过总线或另一互连（例如，诸如PCIe或NVLink的高速互连）通信地耦合至主机处理器/核。在其他实施例中，GPU可被集成在与核相同的封装或芯片上，并通过内部处理器总线/互连（即，在封装或芯片内部）通信地耦合至核。不管其中GPU被连接的方式，处理器核可以采取工作描述符中所包含的命令/指令的序列的形式将工作分配给GPU。GPU然后使用专用电路系统/逻辑以用于高效地处理这些命令/指令。在以下描述中，阐述了很多特定细节来提供更彻底的理解。然而，将对本领域技术人员显而易见的是，可以在没有这些特定细节中的一个或多个的情况下实践本文中所描述的实施例。在其他实例中，没有描述众所周知的特征以避免使本专利技术的实施例的细节模糊。系统概述图1是框图，其示出配置成实现本文描述的实施例的一个或多个方面的计算系统100。计算系统100包含处理子系统101，所述处理子系统101具有一个或多个处理器102和系统存储器104，所述一个或多个处理器102与所述系统存储器104经由可包含存储器中枢105的互连路径来通信。存储器中枢105可以是芯片组部件内的单独部件，或可以集成在所述一个或多个处理器102内。存储器中枢105经由通信链路106与I/O子系统111耦合。I/O子系统111包含I/O中枢107，所述I/O中枢107能够使计算系统100能够从一个或多个输入装置108接收输入。另外，I/O中枢107能够使显示控制器能够将输出提供给一个或多个显示装置110A，所述显示控制器可被包含在所述一个或多个处理器102中。在一个实施例中，与I/O中枢107耦合的所述一个或多个显示装置110A能够包含局部、内部或嵌入式显示装置。在一个实施例中，处理子系统101包含一个或多个并行处理器112，所述并行处理器112经由总线或其他通信链路113耦合至存储器中枢105。通信链路113可以是任何数量的基于标准的通信链路技术或协议之一（诸如但不限于，PCI快速），或可以是供应方特定的通信接口或通信结构。在一个实施例中，所述一个或多个并行处理器112形成计算上集中的并行或向量处理系统，所述系统包含大量处理核和/或处理集群（诸如，集成众核（MIC）处理器）。在一个实施例中，所述一个或多个并行处理器112形成图本文档来自技高网...

【技术保护点】
1.一种设备，包括：至少部分包括硬件逻辑的逻辑，其用来：使第一组处理集群上电；将工作负荷分派给所述第一组处理集群；检测所述第一组处理集群的全操作状态，以及响应于所述第一组处理集群的全操作状态的检测，用来：使第二组处理集群上电。

【技术特征摘要】
2017.04.21 US 15/4935661.一种设备，包括：至少部分包括硬件逻辑的逻辑，其用来：使第一组处理集群上电；将工作负荷分派给所述第一组处理集群；检测所述第一组处理集群的全操作状态，以及响应于所述第一组处理集群的全操作状态的检测，用来：使第二组处理集群上电。2.根据权利要求1所述的设备，其中所述第一组处理集群包括多个执行单元。3.根据权利要求1所述的设备，其中所述第一组处理集群包括多个寄存器堆。4.根据权利要求3所述的设备，进一步包括状态累加器，其用来将与在所述第一组处理集群上执行的所述工作负荷有关的状态信息进行累加。5.根据权利要求4所述的设备，进一步包括至少部分包含硬件逻辑的逻辑，其用来：将所述状态信息从所述第一组处理集群传送到所述第二组处理集群。6.根据权利要求5所述的设备，进一步包括至少部分包含硬件逻辑的逻辑，其用来：将所述工作负荷的至少一部分分派给所述第二组处理集群。7.根据权利要求5所述的设备，进一步包括至少部分包含硬件逻辑的逻辑，其用来：检测所述第一组处理集群和所述第二组处理集群的容量利用参数何时降到阈值之下，并且作为响应，用来:使所述第二组处理集群断电；以及将所述工作负荷分派给第一组处理集群。8.一种电子装置，包括：具有一个或多个处理器核的处理器；至少部分包括硬件逻辑的逻辑，其用来：使第一组处理集群上电；将工作负荷分派给所述第一组处理集群；检测所述第一组处理集群的全操作状态，以及响应于所述第一组处理集群的全操作状态的检测，用来：使第二组处理集群上电。9.根据权利要求8所述的电子装置，其中所述第一组处理集群包括多个执行...

【专利技术属性】
技术研发人员：N卡伯拉索斯，B温布，J马斯特罗纳德，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US