一种可重构卷积神经网络的硬件互连架构制造技术

本发明专利技术属于图像处理算法的硬件设计技术领域，具体为一种可重构卷积神经网络的硬件互连架构。本发明专利技术的互连架构包括：数据和参数片外缓存模块，用于缓存输入的待处理图片中的像素数据和缓存进行卷积神经网络计算时输入的参数；基础计算单元阵列模块，用于实现卷积神经网络的核心计算；算术逻辑单元计算模块，用于处理所述基础计算单元阵列的计算结果，实现对下采样层、激活函数以及部分和累加。其中，基础计算单元阵列模块按照二维阵列的方式互连，在行方向上，共享输入数据，通过使用不同的参数数据实现并行计算；在列方向上，计算结果逐行传递，作为下一行的输入参与运算。本发明专利技术通过结构互连提升数据复用能力的同时，能够降低带宽的需求。

A hardware interconnection architecture for reconfigurable convolutional neural networks

The invention belongs to the hardware design technical field of image processing algorithm, in particular to a hardware interconnection framework of reconfigurable convolutional neural network. The interconnection architecture of the present invention includes: data and parameter off-chip cache module, which is used to cache the pixel data in the input picture and the input parameters when the buffer is used for convolution neural network calculation; basic computing unit array module, which is used to realize the core calculation of convolution neural network; arithmetic logic unit calculation module, which is used to calculate the pixel data in the input picture. The method is used to process the calculation results of the basic cell array, and realizes the subsampling layer, the activation function, and the partial sum accumulation. The basic cell array module is interconnected in a two-dimensional array, sharing the input data in the row direction, and realizing parallel computation by using different parameter data; in the column direction, the calculation results are passed row by row, and participate in the operation as the input of the next row. The invention can enhance data multiplexing capability through structural interconnection, and can reduce the demand of bandwidth.

【技术实现步骤摘要】
一种可重构卷积神经网络的硬件互连架构
本专利技术属于图像处理算法的硬件设计
，具体涉及一种可重构卷积神经网络的硬件互连架构。
技术介绍
随着人工智能的兴起，深度学习被广泛应用于计算机视觉、语音识别以及其它一些大数据的应用上，受到了越来越广泛的应用。卷积神经网络作为深度学习中的一个重要的算法模型，目前得到了广泛的应用，例如在图像分类、人脸识别、视频检测、语音识别等方面。随着图像识别精度的提高，卷积神经网络也变得越来越复杂，同时也增多了更多的计算需求。这使得存在大量冗余资源的传统通用处理器在处理大型的卷积神经网络时性能较低，不能满足许多场景中的实际需求。因此，在工程中使用硬件平台对卷积神经网络进行加速逐渐成为一种主流的方法，如果采用并行流水方式的硬件架构来实现算法，可以获得很好的加速效果从而达到实时处理的效果。虽然硬件平台的性能要远远高于传统的通用处理器，但随着卷积神经网络的网络结构日益复杂并且需要面临各种大小的卷积核，硬件结构灵活性低的特点会使硬件处理器只提高某些特定的网络的加速效果，而对其他网络的加速效率不高。因此，对于可适用于任意大小的卷积核以及各类网络结构的可重构卷积神经网本文档来自技高网...

【技术保护点】
1.一种可重构卷积神经网络的硬件互连架构，应用在图像处理领域，其特征在于，所述硬件互连架构包括：数据和参数片外缓存模块，用于缓存输入的待处理图片中的像素数据和缓存进行卷积神经网络计算时输入的参数；基础计算单元阵列模块，分别与所述数据和参数片外缓存模块连接；所述基础计算单元阵列模块用于实现卷积神经网络的核心计算；所述基础计算单元阵列模块按照二维阵列的方式互连，在行方向上，基础计算单元阵列共享输入数据，通过使用不同的参数数据实现并行计算；在列方向上，基础计算单元阵列的计算结果逐行传递，作为下一行的输入参与运算；算术逻辑单元计算模块，与所述基础计算单元阵列模块连接，所述算术逻辑单元计算模块用于处理所...

【技术特征摘要】
1.一种可重构卷积神经网络的硬件互连架构，应用在图像处理领域，其特征在于，所述硬件互连架构包括：数据和参数片外缓存模块，用于缓存输入的待处理图片中的像素数据和缓存进行卷积神经网络计算时输入的参数；基础计算单元阵列模块，分别与所述数据和参数片外缓存模块连接；所述基础计算单元阵列模块用于实现卷积神经网络的核心计算；所述基础计算单元阵列模块按照二维阵列的方式互连，在行方向上，基础计算单元阵列共享输入数据，通过使用不同的参数数据实现并行计算；在列方向上，基础计算单元阵列的计算结果逐行传递，作为下一行的输入参与运算；算术逻辑单元计算模块，与所述基础计算单元阵列模块连接，所述算术逻辑单元计算模块用于处理所述基础计算单元阵列的计算结果，实现对下采样层、激活函数以及部分和累加；在计算卷积神经网络时，基础计算单元阵列模块的每一列独立计算一个输出特征图时，对于不同大小的卷积核按照卷积窗口位置分割输入特征图多次输入的方式进行映射；控制模块，分别与所述基础计算单元阵列模块和所述算术逻辑单元计算模块连接，所述控制模块用于根据不同的参数实现任意大小的卷积核和多种计算模式。2.根据权利要求1所述的可重构卷积神经网络的硬件互连架构，其特征在于，所述算术逻辑单元计算模块和所述基础计算单元阵列模块在计算卷积神经网络时，分割后的每张输入特征图只需要卷积核的一个参数。3.根据权利要求1所述的可重构卷积神经网络的硬件互连架构，其特征在于，所述基础计算单元阵列模块内部采用互连的方式，通过改变所述基础计算单元阵列模块内部的互连方式和数据通路，用于支持不同种类、不同位宽的计算。4.根据权利要求1所述的可重构卷积神经网络的硬件互连架构，其特征在于，采用现场可编程门阵列和集成电路中的任意一种方式实现。5.根据权利要求1所述的可重构卷积神经网络的硬件互连架构，其特征在于，...

【专利技术属性】
技术研发人员：曹伟，王伶俐，谢亮，罗成，范锡添，周学功，
申请(专利权)人：复旦大学，
类型：发明
国别省市：上海,31