一种降低SiC衬底上GaN薄膜内张应力的外延结构及其制备方法技术

一种降低SiC衬底上GaN薄膜内张应力的外延结构及其制备方法，属于半导体材料外延生长领域。其依次由SiC衬底、AlN成核层、Al组份x1从1到0线性渐变的Alx1Ga1‑x1N缓冲层、GaN层、孔状结构SiNx2插入层、GaN层构成。在AlN成核层和GaN层之间引入Al组份x1从1到0线性变化的渐变Alx1Ga1‑x1N缓冲层，有利于因晶格差异而产生的压应力保存在渐变Alx1Ga1‑x1N缓冲层和GaN层中。此外，由于Ga原子和N原子在SiNx2插入层表面的黏附系数很低，因此SiNx2插入层上的GaN层不能在SiNx2上成核，只能在未被SiNx覆盖处成核，为三维岛状的生长模式，当这些GaN成核岛横向过生长SiNx插入层时就会产生晶格的弛豫，使GaN层的张应力减小。

【技术实现步骤摘要】
一种降低SiC衬底上GaN薄膜内张应力的外延结构及其制备方法
本专利技术属于半导体材料外延生长
，具体涉及一种降低SiC衬底上GaN薄膜内张应力的外延结构及其制备方法。
技术介绍
GaN及其合金化合物AlInGaN是重要的半导体材料，在光电子器件方面有着广泛的应用，如LED和LD。由于GaN衬底的短缺，大部分GaN基器件都是在异质衬底上通过异质外延的方法而制备的，这些异质衬底主要包括Si、SiC和蓝宝石，其中SiC被认为更适合作为GaN材料及其器件的异质外延衬底，原因主要有以下四个方面：(1)SiC与GaN的晶格失配约为3.4％，远低于蓝宝石与GaN间的晶格失配(约16.9％)以及Si与GaN间的晶格失配(约17％)，因此采用SiC作为衬底可以获得更高质量的GaN薄膜；(2)SiC衬底具有高的热导率(4.9W/(cm·K))，适合于制备大功率的GaN基器件；(3)SiC衬底可以沿着m面解理，有助于GaN基LD器件获得平滑的解理腔面；(4)SiC衬底有良好的n型导电特性，可以用于制备垂直导电结构的GaN基LED和LD，垂直结构器件的n型欧姆接触电极不用通过刻蚀做到n型GaN顶部，因此芯片面积可以做的更小，而且还省去了干法刻蚀这一工艺步骤，使成本降低。然而，SiC和GaN之间存在较大的热失配(约33.1％)，在高温下(1050℃左右)外延结束降低温度到室温的过程当中，GaN薄膜中会产生很大的张应力，一般来说当SiC衬底上外延的GaN薄膜厚度超过1微米就容易产生裂纹，即使薄膜不产生裂纹也会在薄膜产生大的残余张应力，这些裂纹和残余张应力对器件的发光性能和稳定性非常不利，因此降低SiC衬底上GaN薄膜中的张应力对于制备高性能的GaN基光电子器件具有重要意义。
技术实现思路
本专利技术的目的就是为了解决上述SiC衬底上GaN薄膜中存在的较大张应力的问题，从降低SiC衬底上GaN薄膜中张应力和提高其晶体质量等方面考虑，通过引入Al组份渐变的AlGaN缓冲层和SiNx插入层，可以在SiC衬底上制备出低张应力值的GaN薄膜。本专利技术所设计的一种降低SiC衬底上GaN薄膜内张应力的外延结构(见附图1和附图说明)，其特征在于：其从下至上依次由SiC衬底1、AlN成核层2、Al组份x1从1到0线性渐变的Alx1Ga1-x1N缓冲层3、GaN层4、SiNx2插入层5、GaN层6构成，其中0<x2<1；如上所述的一种降低SiC衬底上GaN薄膜内张应力的外延结构，其特征在于：在AlN成核层2和GaN外延层4之间引入了Al组份x1从1到0线性渐变的Alx1Ga1-x1N缓冲层3。如上所述的一种降低SiC衬底上GaN薄膜内张应力的外延结构，其特征在于：在GaN层4和GaN层6间引入SiNx2插入层5，SiNx2插入层5为孔状结构特性。一种如上所述的降低SiC衬底上GaN薄膜内张应力的外延结构的制备方法，其步骤如下：在n型或者未掺杂的SiC衬底上采用MOCVD方法依次外延生长AlN成核层2(厚度50～100nm)、Al组份x1从1到0线性渐变的Alx1Ga1-x1N缓冲层3(厚度50～110nm)、GaN层4(厚度100～500nm)、孔状结构的SiNx2插入层5(通过控制沉积时间使其为孔状结构，即不完全覆盖GaN层4表面，当沉积过程中硅烷通入量为204nmol/min时，合适的沉积时间范围是60～240s，若硅烷通入量增加或减小，需要适当的缩短或增加沉积时间)、GaN层6(厚度1～3μm)；生长源为三甲基铝、三甲基镓、高纯氨气和硅烷，生长温度为1000～1150℃，生长压强为100～400mbar。本专利技术的效果和益处：目前，SiC衬底上外延GaN普遍采用AlN成核层，即在SiC衬底上先外延一定厚度的AlN层，再进行GaN的外延生长，原因是因为AlN与SiC和GaN的晶格失配分别约为1％和2.4％，其a轴晶格常数(0.3112nm)介于SiC的0.3073nm和GaN的0.3189nm之间，通过采用AlN成核层可以使晶格差异产生平稳的过渡。GaN的a轴晶格常数大于AlN的a轴晶格常数，因此在AlN上外延的GaN薄膜会受到AlN层给予的压应力，然而GaN和AlN之间仍然存在约2.4％的晶格失配，使得AlN成核层上GaN薄膜内的压应力在很薄的厚度内会通过产生失配位错而发生弛豫，弛豫后GaN薄膜中的压应力急剧减小。本专利技术中通过在AlN成核层2和GaN层4之间引入Al组份x1从1到0线性变化的渐变Alx1Ga1-x1N缓冲层3，从而使AlN成核层2和GaN层4之间2.4％的晶格失配线性过渡到GaN和GaN之间0％的晶格失配，可以使由晶格失配诱导产生的压应力保留在渐变Alx1Ga1-x1N缓冲层3和GaN层4中，而不会通过产生失配位错而发生弛豫，从而有利于在GaN层4中积累更多的压应力并提高GaN层4的晶体质量。此外，本专利技术中在SiC衬底上GaN薄膜的外延生长过程中引入了SiNx2插入层5，通过控制SiNx2插入层5的沉积时间，使其在GaN层4表面呈孔状结构(SiNx2插入层没有完全覆盖GaN层4表面，即GaN层4表面上很多微小的区域未被SiNx2覆盖)，由于Ga原子和N原子在SiNx2插入层5表面的黏附系数很低，因此后续SiNx2插入层5上外延的GaN层6不能在SiNx2插入层5上成核，只能在未被SiNx2覆盖处成核，为三维岛状的生长模式，当这些GaN成核岛横向过生长SiNx插入层时就会产生晶格的弛豫，使GaN层6的张应力减小。同时，GaN成核岛的横向生长会使位错向侧向传播，当侧向传播的并且具有相反伯格斯矢量的位错相遇时就会发生湮灭，此外在SiNx2插入层5和GaN层4界面处的位错可以被阻挡掉，所以本专利技术中采用的SiNx2插入层5还可以提高SiC衬底上GaN层6的晶体质量。综上所述，本专利技术中通过采用Al组份x1从1到0线性变化的渐变Alx1Ga1-x1N缓冲层3并结合SiNx2插入层5可以大大的降低SiC衬底上GaN层6中的张应力，同时还可以有效的提高SiC衬底上GaN层6的晶体质量。附图说明图1：本专利技术所述降低SiC衬底上GaN薄膜内张应力的外延结构示意图；图2：实施例1制备SiC衬底上GaN薄膜的(a)室温Raman光谱、(b)低温(10K)PL谱、(c)XRD(002)面摇摆曲线图谱和(d)XRD(102)面摇摆曲线图谱；图3：实施例1制备的SiNx2插入层5的表面AFM形貌图片，(b)为(a)图中灰色划线对应的高度轮廓曲线。图中标识，1为SiC衬底，2为AlN成核层，3为Al组份x1从1到0线性渐变的Alx1Ga1-x1N缓冲层，4为GaN层，5为SiNx2插入层，6为GaN层。具体实施方式实施例1：1.采用MOCVD方法，在购买的n型SiC衬底上一次性外延具有渐变AlxGa1-xN缓冲层和SiNx2插入层的GaN薄膜，如图1所示。具体结构如下：在n型SiC(掺杂浓度为9×1018/cm3)衬底1上依次制备AlN成核层2(厚度100nm)、Al组份x1从1到0线性变化的渐变Alx1Ga1-x1N缓冲层3(厚度80nm)、GaN层4(厚度200nm；)、SiNx2插入层5(沉积时间180s)、GaN层6(本文档来自技高网...

【技术保护点】
1.一种降低SiC衬底上GaN薄膜内张应力的外延结构，其特征在于：其从下至上依次由n型或者未掺杂的SiC衬底(1)、AlN成核层(2)、Al组份x1从1到0线性渐变的Alx1Ga1‑x1N缓冲层(3)、GaN层(4)、孔状结构的SiNx2插入层(5)、GaN层(6)构成，其中0

【技术特征摘要】
1.一种降低SiC衬底上GaN薄膜内张应力的外延结构，其特征在于：其从下至上依次由n型或者未掺杂的SiC衬底(1)、AlN成核层(2)、Al组份x1从1到0线性渐变的Alx1Ga1-x1N缓冲层(3)、GaN层(4)、孔状结构的SiNx2插入层(5)、GaN层(6)构成，其中0<x2<1。2.如权利要求1所述的一种降低SiC衬底上GaN薄膜内张应力的外延结构，其特征在于：AlN成核层(2)的厚度为50～100nm、Al组份x1从1到0线性渐变的Alx1Ga1-x1N缓冲层(3)的厚度为50～110nm、GaN层(4)的厚...

【专利技术属性】
技术研发人员：张源涛，邓高强，董鑫，张宝林，杜国同，
申请(专利权)人：吉林大学，
类型：发明
国别省市：吉林,22