阵列基板及显示屏制造技术

本发明专利技术涉及一种阵列基板及显示屏。阵列基板具有非显示区，阵列基板上设有应力缓冲孔，应力缓冲孔位于非显示区内。本发明专利技术的上述阵列基板，由于在其表面设有应力缓冲孔，显示屏在切割等过程中产生的应力能够传递至上述应力缓冲孔处，以使上述应力被合理释放掉，从而避免了薄膜封装层破损，能够提高薄膜封装的可靠性。此外，还涉及一种显示屏。显示屏包括薄膜封装层以及上述的阵列基板。

【技术实现步骤摘要】
阵列基板及显示屏
本专利技术涉及显示
，特别是涉及一种阵列基板及显示屏。
技术介绍
薄膜封装技术特别适用于传统加盖封装所无法实现的一些特殊场合，如对柔性有机发光二极管(OrganicLight-EmittingDevices，OLED)和柔性有机太阳能电池等的封装。然而，薄膜封装后的显示屏体在切割等过程中，薄膜封装层与下方阵列基板的膜层之间存在应力作用，且上述应力作用容易造成薄膜封装层破损，影响薄膜封装的可靠性。
技术实现思路
基于此，有必要针对如何提高薄膜封装的可靠性的问题，提供一种能够提高薄膜封装的可靠性的阵列基板及显示屏。一种阵列基板，所述阵列基板具有非显示区，所述阵列基板上设有应力缓冲孔，所述应力缓冲孔位于所述非显示区内。本专利技术的上述阵列基板，由于在其表面设有应力缓冲孔，显示屏在切割等过程中产生的应力能够传递至上述应力缓冲孔处，以使上述应力被合理释放掉，从而避免了薄膜封装层破损，能够提高薄膜封装的可靠性。在其中一个实施例中，所述阵列基板包括层叠设置的支撑基底、缓冲层以及绝缘层，所述应力缓冲孔贯穿所述绝缘层并伸入所述缓冲层。在其中一个实施例中，所述应力缓冲孔的深度与所述阵列基板在所述非显示区的厚度的比值为1:1～3:5。在其中一个实施例中，所述应力缓冲孔的个数为若干个，若干个所述应力缓冲孔均匀分布于所述非显示区内。在其中一个实施例中，若干个所述应力缓冲孔的总开口面积与所述非显示区的面积的比值为1:10～1:50。在其中一个实施例中，若干个所述应力缓冲孔在所述非显示区按照成行成列的方式排布，且相邻两行或者两列的所述应力缓冲孔交错排布。在其中一个实施例中，相邻所述应力缓冲孔之间的间隔为3μm～15μm。在其中一个实施例中，所述应力缓冲孔的开口面积为5μm2～20μm2。在其中一个实施例中，所述应力缓冲孔的开口截面呈圆形、矩形、菱形或者椭圆形。此外，还提供一种显示屏，包括薄膜封装层以及上述的阵列基板。在其中一个实施例中，所述薄膜封装层的至少部分嵌入所述应力缓冲孔内。由于在阵列基板的非显示区表面设有应力缓冲孔，显示屏在切割等过程中产生的应力能够传递至上述应力缓冲孔处，以使上述应力被合理释放掉，从而避免了薄膜封装层破损，能够提高薄膜封装的可靠性。附图说明图1为本专利技术第一实施方式的阵列基板的示意图；图2为本专利技术第二实施方式的阵列基板的示意图；图3为本专利技术一实施方式的显示屏的示意图。具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术。但是本专利技术能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似改进，因此本专利技术不受下面公开的具体实施例的限制。请参见图1，本专利技术第一实施方式的阵列基板100具有非显示区110，阵列基板100上设有应力缓冲孔120，应力缓冲孔120位于非显示区110内。其中，阵列基板100上还具有被封装器件所在的区域。非显示区110指的是位于被封装器件的外围区域，该区域包括部分封装区以及切割预留区。其中，应力缓冲孔120可以为通孔，亦可以为盲孔。当应力缓冲孔120为通孔时，应力缓冲孔120穿透非显示区110。当应力缓冲孔120为盲孔时，应力缓冲孔120的底壁位于非显示区110的内部。其中，阵列基板100优选为柔性基板。可以通过刻蚀等工艺在阵列基板100的表面开设应力缓冲孔120。由于在阵列基板100的非显示区110设有应力缓冲孔120，显示屏在切割等过程中产生的应力能够传递至上述应力缓冲孔120处，以使上述应力被合理释放掉，从而避免了薄膜封装层破损，能够提高薄膜封装的可靠性。此外，由于在阵列基板100的非显示区110设有应力缓冲孔120，后续进行薄膜封装之后，薄膜封装层的至少部分嵌入应力缓冲孔120内，这样能够增加薄膜封装层与阵列基板100的接触面积，从而能够提升薄膜封装层与阵列基板100的粘附力，也能够提高薄膜封装的可靠性。优选地，应力缓冲孔120为盲孔。也就是说，阵列基板100的底部为封闭式，这样能够更好地避免水汽进入显示器件的内部，从而提高封装效果。在前述实施方式的基础上，阵列基板100包括层叠设置的支撑基底101、缓冲层102以及绝缘层108，应力缓冲孔120贯穿绝缘层108并伸入缓冲层102。其中，阵列基板100包括层叠设置的支撑基底101、缓冲层102、第一层间绝缘层(GI)103、电容内绝缘介质层(CI)104以及第二层间绝缘层(ILD)105。应力缓冲孔120依次贯穿第二层间绝缘层105、电容内绝缘介质层104和第一层间绝缘层103，并伸入缓冲层102。其中，支撑基底101用于支撑缓冲层102和绝缘层108。支撑基底101优选为柔性衬底，例如，PI衬底。其中，缓冲层102包括层叠的氮化硅层106和氧化硅层107，其中，氮化硅层106靠近支撑基底101设置，氧化硅层107靠近第一层间绝缘层103设置。其中，应力缓冲孔120贯穿氧化硅层107，且应力缓冲孔120的底壁为氮化硅层106的上表面。其中，绝缘层108包括层叠设置的第一层间绝缘层(GI)103、电容内绝缘介质层(CI)104以及第二层间绝缘层(ILD)105。本实施方式中，应力缓冲孔120伸入阵列基板100的内部较深，不仅能够充分释放切割时的应力，还能够有效增加薄膜封装层与阵列基板100的接触面积，从而有效提升薄膜封装层与阵列基板100的粘附力，上述整体有利于提升薄膜封装的可靠性。需要说明的是，应力缓冲孔120的位置不限于此，应力缓冲孔120还可以伸入但不贯穿氮化硅层106，或者贯穿整个缓冲层102。此外，应力缓冲孔120还可以伸入至第二层间绝缘层105、电容内绝缘介质层104、第一层间绝缘层103、缓冲层102以及支撑基底101中的任意一层的任意位置。此外，缓冲层102的结构亦不限于此，缓冲层102还可以是其他能够起到缓冲作用的膜层以及其任意组合。此时，应力缓冲孔120可伸入或者贯穿其中任意一膜层。当然，阵列基板100的结构亦不限于此。在前述实施方式的基础上，应力缓冲孔120的深度与阵列基板100在非显示区110的厚度的比值为1:1～3:5。这样应力缓冲孔120在非显示区110的深度较大，应力缓冲孔120位置的膜层被刻蚀殆尽或者残留较少，因此切割应力可以在此处可以释放完全，不会延伸到非显示区110以外的位置，有效避免了封装失效。在前述实施方式的基础上，应力缓冲孔120的个数为若干个，若干个应力缓冲孔120均匀分布于非显示区内。这样能够对薄膜封装后切割时的应力起到均匀地缓冲作用。在前述实施方式的基础上，若干个应力缓冲孔120的总开口面积与非显示区110的面积的比值为1:10～1:100。这样能够增加薄膜封装层与阵列基板100的接触面积，从而能够提升薄膜封装层与阵列基板100的粘附力，也能够提高薄膜封装的可靠性。在前述实施方式的基础上，相邻应力缓冲孔120之间的间隔为3μm～20μm。若干个应力缓冲孔120按照上述间隔范围进行分布时，分布不会特别密集，这样避免了应力缓冲孔120的密集分布造成刻蚀过程中应力缓冲孔120孔深不够的问题，能够有效释放切割应力。在前述实施方式本文档来自技高网...

【技术保护点】
1.一种阵列基板，其特征在于，所述阵列基板具有非显示区，所述阵列基板上设有应力缓冲孔，所述应力缓冲孔位于所述非显示区。

【技术特征摘要】
1.一种阵列基板，其特征在于，所述阵列基板具有非显示区，所述阵列基板上设有应力缓冲孔，所述应力缓冲孔位于所述非显示区。2.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板包括层叠设置的支撑基底、缓冲层以及绝缘层，所述应力缓冲孔贯穿所述绝缘层并伸入所述缓冲层。3.根据权利要求1所述的阵列基板，其特征在于，所述应力缓冲孔的深度与所述阵列基板在所述非显示区的厚度的比值为1:1～3:5。4.根据权利要求1所述的阵列基板，其特征在于，所述应力缓冲孔的个数为若干个，若干个所述应力缓冲孔均匀分布于所述非显示区内。5.根据权利要求4所述的阵列基板，其特征在于，若干个所述应力缓冲...

【专利技术属性】
技术研发人员：杨宁，张丽，
申请(专利权)人：云谷固安科技有限公司，
类型：发明
国别省市：河北,13