一种芯片中的静电保护电路制造技术

本发明专利技术公开了一种芯片中的静电保护电路，包括：一二极管保护电路，一高压产生电路，一检测电路，一缓存电路，一延时电路，一泄放电路。所述高压产生电路和延时电路，都由PMOS管和NMOS组合而成。所述缓存电路，由四个反相器、两个NMOS管、两个电阻和两个电容组成。在芯片正常工作的时候，静电保护电路不工作，当发生静电事件时，本发明专利技术能产生更高的电压来泄放静电产生的电流，也能增加泄放静电的时间，从而使得芯片能有更好的抗静电性能。

An electrostatic protection circuit in chip

The invention discloses an electrostatic protection circuit in a chip, which comprises a diode protection circuit, a high voltage generation circuit, a detection circuit, a buffer circuit, a delay circuit and a discharge circuit. The high voltage generating circuit and the delay circuit are combined by PMOS tube and NMOS. The caching circuit is composed of four inverters, two NMOS tubes, two resistors and two capacitors. When the chip works normally, the electrostatic protection circuit does not work. When an electrostatic event occurs, the invention can generate a higher voltage to discharge the current generated by the electrostatic, and can also increase the time for discharging the electrostatic, so that the chip can have better antistatic performance.

【技术实现步骤摘要】
一种芯片中的静电保护电路
本专利技术涉及静电保护领域，特别是涉及一种电源钳位静电保护电路。
技术介绍
近些年随着集成电路工艺的快速发展，MOS管的线宽越来越窄，结深越来越浅，栅氧层的厚度也越来越薄，这些都加速了电路设计对静电保护（ESD，Electro-Staticdischarge）的需求。当线宽为1µm时，ESD事件对电路的影响很小，当进入0.18µm、0.13µm时代，尤其是90纳米以下时代，ESD成为了刻不容缓的问题。通用的ESD分为HBM（Humanbodymodel人体模式）模式，MM（machinemodel机器模式）模式和CDM（Chargeddevicemodel带电模式）模式。HBM和MM模式是外部对芯片进行放电，仅仅依靠输入输出端口的ESD保护电路是远远不够的，还需要在电源和地之间加ESD保护电路（电源钳位ESD电路），从而能够更加快速的泄放电流，以保证整个芯片的ESD性能。参见图1所示，现有的电源钳位ESD电路。检测电路由电阻R1和电容C1组成，其RC延时时间决定着泄放电流的时间，延时时间越大，泄放电流时间也就越多。该检测电路用于检测ESD脉冲，正确区分ESD脉冲和正常的电源上电脉冲。当电源正常上电时，检测电路要保证电源钳位ESD电路不开启，当发生ESD事件时，检测电路要能够迅速检测到ESD脉冲，并引导电源钳位ESD电路工作，从而泄放电流，保护芯片内部电路。缓冲电路，由三个串联连接的反相器INV1～INV3组成，用于放大检测电路的输出，给泄放电路提供驱动能力，从而驱动泄放管工作。泄放电路，由NMOS晶体管NM1组成，用于泄放ESD电流的，当发生ESD事件时，泄放电路能正常打开泄放ESD电流；当电路正常工作时，泄放电路是关闭的。由于发生ESD事件时，电流都是安培量级的，泄放电路的NMOS晶体管尺寸都较大。当在芯片引脚处发生ESD事件时，ESD电压或电流通过D1留到VDD上，然后再通过NM1管来泄放ESD电流。NM1管上的栅极电压就是VDD电压，该电压比芯片引脚处的电压低一个二极管压降。电源正常上电的时间一般为1ms左右，而发生ESD事件的时间为几十纳秒级别。检测电路不仅要正确区分ESD脉冲和正常的电源上电脉冲，还要尽量增加延时时间，从而增加泄放ESD电流的时间。图1中的检测电路用RC电路进行延时设计，如果RC时间较长，泄放电流效果会更好。图1中的结构在泄放ESD电流时，NM1管上栅极的电压就是VDD，该电压越高，泄放电流也会越快。
技术实现思路
本专利技术要解决的技术问题是提供一种静电保护电路，在芯片正常上电时，要保证ESD电路处于关闭状态，不会误触发ESD电路工作，当发生ESD事件时，又要尽可能的多泄放ESD电流，从而保护电路的内部器件不受损坏。为解决上述技术问题，本专利技术是通过以下技术方案实现的：一种芯片中的静电保护电路，其特点是，包括：一二极管保护电路，由第一二极管D1和第二二极管D2组成，用于提供泄流通路；一高压产生电路，由第二NMOS管NM2、第一PMOS管PM1和第二PMOS管PM2组成，用于给泄放管的栅极提供更高的驱动电压；一检测电路，由第一电阻R1和第一电容C1组成，用于检测是否发生静电事件；一缓存电路，由第一反相器INV1，第二反相器INV2，第三反相器INV3，第四反相器INV4，第三NMOS管NM3，第四NMOS管NM4，第二电阻R2，第二电容C2，第三电阻R3和第三电容C3组成，用于增加泄放静电电流时间和提供驱动；一延时电路，由第五NMOS管NM5和第三PMOS管PM3组成，用于增加泄放静电的时间；一泄放电路，由第一NMOS晶体管NM1组成，用于泄放主要的静电电流。所述二极管保护电路，芯片引脚端、PM1管的漏极、二极管D1的正极、二极管D2的负极和内部电路的输入端连接在一起，该点标记为VA点，二极管D1的负极和VDD相连，二极管D2的正极和地相连。所述高压产生电路，PM1管的漏极和VA点相连，PM1管的源极和PM2管的源极相连并标记为VDDH，PM1管的栅极和NM2管的栅极相连接在一起，该点标记为VB，PM2管的漏极和NM2管的漏极相连接，NM2管的源极接地。所述的检测电路，第一电容C1和第一电阻R1串联，串联的点作为检测电路的输出端，电容C1的另外一端和电源VDD连接，电阻R1的另外一端和地连接。所述缓存电路，检测电路的输出端、第一反相器INV1的输入端和第三反相器INV3的输入端相连在一起，第一反相器INV1的输出端和第二反相器INV2的输入端连接，第二反相器INV2的输出端和第二PMOS管PM2的栅极相连接，INV3的输出端和NM3管的栅极相连在一起，NM3管的漏极、INV4的输入端、电阻R2的一端和电容C2的一端相连，INV4的输出端和NM4管的栅极相连接，NM4管的漏极、电阻R3的一端和电容C3的一端连接到VB点，电阻R2的另外一端、电阻R3的另一端、INV1的电源端、INV2的电源端、INV3的电源端和INV4的电源端连接电源VDD，电容C2的另外一端、电容C3的了另一端、NM3管的源极、NM4管的源极、INV1的地端、INV2的地端、INV3的地端和INV4的地端接地。所述延时电路，NM5管的栅极接VDD，NM5管的漏极接PM2管的漏极和NM2管的漏极，NM5管的源极、PM3管的漏极与NM1管的栅极相连，该点标记为VC点，PM3管的源极接VA点，PM3管的栅极接VB点。所述泄放电路，第一NMOS管NM1源极和地连接，NM1管的漏极和VDD连接，NM1管的栅极连接至VC点。本专利技术与现有的静电保护电路相比，具有以下优点：当发生ESD事件时，通过提高泄放管栅极电压来加快ESD电流的泄放，这样同样的时间内可以泄流更多的ESD电流，另外延时电路可以让泄放管有更多的时间来泄放静电电流，让静电电流泄放的更加充分，因此可以更好的保护内部器件。附图说明图1是现有的静电保护电路原理图；图2是本专利技术的静电保护电路一实施例原理图。具体实施方式下面结合附图与具体实施方式对本专利技术作进一步详细的说明：参见图2所示，在下面的实施例中，本专利技术所述的静电保护电路，包括：一二极管保护电路，由第一二极管D1和第二二极管D2组成；一高压产生电路，由第二NMOS管NM2、第一PMOS管PM1和第二PMOS管PM2组成；一检测电路，由第一电阻R1和第一电容C1组成；一缓存电路，由第一反相器INV1，第二反相器INV2，第三反相器INV3，第四反相器INV4，第三NMOS管NM3，第四NMOS管NM4，第二电阻R2，第二电容C2，第三电阻R3和第三电容C3组成；一延时电路，由第五NMOS管NM5和第三PMOS管PM3组成；一泄放电路，由第一NMOS晶体管NM1组成。电阻R1和电容C1组成的检测电路，例如设计其RC延时时间为150ns左右，一般ESD事件的发生时间都是几十ns级别的，当发生ESD事件时，其检测电路可以正确的检测出，当芯片正常上电时，又不会误触发。当芯片正常上电时候，检测电路的输出端为高电平，反相器INV2的输出端就是高电平，PM2管截止，此时NM5管的漏极就是低电平，NM5管是导通的，那么泄放管NM1处于关闭状态。虽然VA点的电压会通过PM3管传输到VC，但是也会很快泄放到地本文档来自技高网...

【技术保护点】
1.一种芯片中的静电保护电路，其特征在于，包括：一二极管保护电路，由第一二极管D1和第二二极管D2组成，用于提供泄流通路；一高压产生电路，由第二NMOS管NM2、第一PMOS管PM1和第二PMOS管PM2组成，用于给泄放管的栅极提供更高的驱动电压；一检测电路，由第一电阻R1和第一电容C1组成，用于检测是否发生静电事件；一缓存电路，由第一反相器INV1，第二反相器INV2，第三反相器INV3，第四反相器INV4，第三NMOS管NM3，第四NMOS管NM4，第二电阻R2，第二电容C2，第三电阻R3和第三电容C3组成，用于增加泄放静电电流时间和提供驱动；一延时电路，由第五NMOS管NM5和第三PMOS管PM3组成，用于增加泄放静电的时间；一泄放电路，由第一NMOS晶体管NM1组成，用于泄放主要的静电电流。

【技术特征摘要】
1.一种芯片中的静电保护电路，其特征在于，包括：一二极管保护电路，由第一二极管D1和第二二极管D2组成，用于提供泄流通路；一高压产生电路，由第二NMOS管NM2、第一PMOS管PM1和第二PMOS管PM2组成，用于给泄放管的栅极提供更高的驱动电压；一检测电路，由第一电阻R1和第一电容C1组成，用于检测是否发生静电事件；一缓存电路，由第一反相器INV1，第二反相器INV2，第三反相器INV3，第四反相器INV4，第三NMOS管NM3，第四NMOS管NM4，第二电阻R2，第二电容C2，第三电阻R3和第三电容C3组成，用于增加泄放静电电流时间和提供驱动；一延时电路，由第五NMOS管NM5和第三PMOS管PM3组成，用于增加泄放静电的时间；一泄放电路，由第一NMOS晶体管NM1组成，用于泄放主要的静电电流。2.如权利要求1所述的一种芯片中的静电保护电路，其特征在于，所述二极管保护电路，芯片引脚端、PM1管的漏极、二极管D1的正极、二极管D2的负极和内部电路的输入端连接在一起，该点标记为VA点，二极管D1的负极和VDD相连，二极管D2的正极和地相连。3.如权利要求1所述的一种芯片中的静电保护电路，其特征在于，所述高压产生电路，PM1管的漏极和VA点相连，PM1管的源极和PM2管的源极相连并标记为VDDH，PM1管的栅极和NM2管的栅极相连接在一起，该点标记为VB，PM2管的漏极和NM2管的漏极相连接，NM2管的源极接地。4.如权利要求1所述的一种芯片中的静电保护电路，其特征在于，所述的检测电路，第...

【专利技术属性】
技术研发人员：陈磊，
申请(专利权)人：丹阳恒芯电子有限公司，
类型：发明
国别省市：江苏,32