一种测试码生成电路制造技术

本发明专利技术提供了一种测试码生成电路，属于集成电路技术领域。所述测试码生成电路用于SOC芯片测试，包括N位计数器、M位移位寄存器、测试模式锁定单元、密钥判断锁定单元和输出选择单元；其中，进入测试的辅助信号包括复位信号、第一引脚信号、第二引脚信号、第三引脚信号和加电复位信号，测试码最高位或复位信号作为测试码的输出条件。在输出测试码的同时，芯片系统依然可以处于复位状态，也可以处于不复位状态，增加芯片系统测试的可靠性。

A test code generation circuit

The invention provides a test code generation circuit, which belongs to the integrated circuit technology field. The test code generation circuit is used for SOC chip test, including N-bit counter, M-shift bit register, test mode locking unit, key judgment locking unit and output selection unit, wherein the auxiliary signals entering the test include reset signal, first pin signal, second pin signal, third pin signal and power-up complex. Bit signal, test code highest or reset signal is the output condition of the test code. While outputting the test code, the chip system can still be in a reset state, or can be in a non-reset state, increasing the reliability of the chip system test.

【技术实现步骤摘要】
一种测试码生成电路
本专利技术涉及集成电路
，特别涉及一种测试码生成电路。
技术介绍
随着智能可穿戴设备、智能硬件的普及以及物联网的兴起，SOC芯片在消费电子、工业控制、医疗设备以及人工智能等领域得到了广泛应用，随之而来的是SOC芯片越来越多的集成了不同IP核，包括数字IP和模拟IP，导致对SOC芯片的测试提出了越来越高的要求。现有对SOC芯片的测试方法主要有以下两类：一、SOC芯片的测试通常采用芯片的引脚进行测试使能、测试模式的选择、以及功能模块的信号控制。二、采用芯片的引脚来测试使能，再使用芯片的普通引脚作为时钟与数据输入，来选择测试模式。采用现有的第一类测试方法，会有以下缺点：首先，其安全性得不到保证。譬如，有可能导致客户无意将测试引脚加入信号，进行测试模式，发生不可逆转错误，如对SRAM，或Flash发生操作，从而导致程序执行错误。其次，测试不同模块的功能，都需要从芯片不同外部引脚打入信号，需要分析与连接信号，非常繁琐。最后，由于集成的功能模块越来越多，越来越复杂，导致测试需要的管脚数越来越多，其增加了测试的复杂性。采用现有的第二类测试方法，会有以下缺点：首先，其安全性得不到保证，没有多位的密钥判断单元。其次，没有其它信号的辅助控制，不能保证其可靠性。第三，不能在测试模式与正常的工作模式之间自由切换，不能连续进行测试。最后，不能测试外部系统复位信号。
技术实现思路
本专利技术的目的在于提供一种测试码生成电路，以解决现有的测试电路和方法存在安全性能差、可靠性低的问题。为解决上述技术问题，本专利技术提供一种测试码生成电路，用于SOC芯片测试。所述测试码生成电路N位计数器、M位移位寄存器、测试模式锁定单元、密钥判断锁定单元和输出选择单元；其中，进入测试的辅助信号包括复位信号、第一引脚信号、第二引脚信号、第三引脚信号和加电复位信号，测试码最高位或复位信号作为测试码的输出条件。可选的，所述复位信号在低电平时有效，所述第一引脚信号用于屏蔽复位信号，所述第二引脚信号用于生成测试码的数据输入，所述第三引脚信号用于生成测试码的时钟输入，所述加电复位信号用于芯片内部的加电复位。可选的，所述N位计数器中，时钟为所述第三引脚信号输入，所述复位信号为低电平复位。可选的，所述M位移位寄存器中，时钟为所述第三引脚信号输入，所述复位信号为低电平复位。可选的，所述密钥判断锁定单元用于判断所述M位移位寄存器的值是否与密钥匹配，包括比较判断模块和锁定模块。可选的，所述测试模式锁定单元用于锁定测试码。可选的，所述输出选择单元用于控制输出测试模式。在本专利技术中提供了一种测试码生成电路，用于SOC芯片测试，其包括N位计数器、M位移位寄存器、测试模式锁定单元、密钥判断锁定单元和输出选择单元；其中，进入测试的辅助信号包括复位信号、第一引脚信号、第二引脚信号、第三引脚信号和加电复位信号，测试码最高位或复位信号作为测试码的输出条件。在输出测试码的同时，芯片系统依然可以处于复位状态，也可以处于不复位状态，增加芯片系统测试的可靠性。附图说明图1是本专利技术提供的测试码生成电路结构示意图；图2是本专利技术提供的测试码生成电路的时序图。具体实施方式以下结合附图和具体实施例对本专利技术提出的一种测试码生成电路作进一步详细说明。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。实施例一本实施例一提供了一种测试码生成电路，用于SOC芯片测试，其电路结构示意图如图1所示。所述测试码生成电路包括N位计数器、M位移位寄存器、测试模式锁定单元、密钥判断锁定单元和输出选择单元；其中，进入测试的辅助信号包括复位信号pin0、第一引脚信号pin1、第二引脚信号pin2、第三引脚信号pin4和加电复位信号Lvr，所述复位信号pin0在低电平时有效，所述第一引脚信号pin1用于屏蔽复位信号，所述第二引脚信号pin2用于生成测试码的数据输入，所述第三引脚信号pin3用于生成测试码的时钟输入，所述加电复位信号Lvr用于芯片内部的加电复位。保证了芯片在内部加电复位后，进入测试模式时，整个芯片系统处于复位状态，而测试电路工作，保证了芯片系统的可靠性。测试码最高位MST或复位信号pin0作为测试码的输出条件，如果MST为0，且pin1为0，则输出测试码的复位值ResetValue。在设置测试码最高位为1时，芯片进入相应的测试模式，此时芯片外部系统复位信号可以为0，也可以为1。芯片外部系统复位信号为0时，可以在芯片系统复位状态下，测试功能模块；芯片外部系统复位信号为１时，可以在芯片系统正常工作状态下，测试功能模块。方便了芯片测试模式与芯片正常工作模式之间的切换，同时利用这样的特点，也可以测试芯片外部系统复位信号。所述N位计数器用于统计输入的数据个数，时钟为所述第三引脚信号pin3输入，所述复位信号pin0为低电平复位，由所述复位信号pin0和所述第一引脚信号pin1与所述加电复位信号Lvr组合而成，如图1所示。所述复位信号pin0释放后，从零开始计数（count），当计数到最大值时，复位为零。所述M位移位寄存器用于生成密钥与测试码，时钟为所述第三引脚信号pin3输入，所述复位信号pin0为低电平复位，由所述第一引脚信号pin1、所述第二引脚信号pin2、所述第三引脚信号pin3与芯片加电复位信号Lvr组合而成，如图1所示。所述复位信号pin0释放后，从打入时钟开始移位，先从高位移位，首先移位Ｍ次，移入Ｍ位的密钥，然后再移入Ｍ位的测试码。所述密钥判断锁定单元用于判断所述M位移位寄存器的值是否与密钥匹配，包括比较判断模块和锁定模块。当所述M位移位寄存器的值与密钥匹配时，会产生判断比较脉冲，当检测到该脉冲信号时，会产生TM_KeyMatch_Flag信号，该标志将一直被锁存，直到芯片系统复位。所述测试模式锁定单元用于锁定测试码，包括比较判断单元和锁存单元。当所述N位计数器计数到Ｍ时，且TM_KeyMatch_Flag为1，会产生判断比较脉冲，当检测到该脉冲信号时，会产生TM_Lock_Flag信号，该标志将一直被锁存，直到芯片系统复位。所述输出选择单元用于控制输出测试模式，当满足输出测试模式条件时，输出测试码，芯片系统进入相应的测试模式。图2为所述测试码生成电路的时序图。本方案的实施可以分为以下几个阶段：芯片系统复位、M位密钥输入、M位测试码输入、输出测试码，进入相应的测试模式。步骤1，芯片系统复位阶段：设置复位信号pin0为低电平，第一引脚信号pin1为高电平，其它引脚信号不设置，等待Tr（芯片内部加电复位时间）时间，将第一引脚信号pin1拉低；步骤2，M位密钥输入阶段：将第三引脚信号pin3和第二引脚信号pin2分别作为时钟和数据输入，如图2所示，第三引脚信号pin3的第一次上升沿，采到第二引脚信号pin2的第一个数据(先打入最高位)，依次串行输入M位的密钥，共M个时钟周期。当M位移位寄存器的值与密钥匹配时，在图2中，时钟上升沿解锁，会产生TM_KeyMatch_Flag信号；步骤3，M位测试码输入阶段：串行输入Ｍ位测试码，共M个时钟周期，当M个时钟周期之后，锁定测试码，TM_Lock_Fla本文档来自技高网...

【技术保护点】
1.一种测试码生成电路，用于SOC芯片测试，其特征在于，包括：N位计数器、M位移位寄存器、测试模式锁定单元、密钥判断锁定单元和输出选择单元；其中，进入测试的辅助信号包括复位信号、第一引脚信号、第二引脚信号、第三引脚信号和加电复位信号，测试码最高位或复位信号作为测试码的输出条件。

【技术特征摘要】
1.一种测试码生成电路，用于SOC芯片测试，其特征在于，包括：N位计数器、M位移位寄存器、测试模式锁定单元、密钥判断锁定单元和输出选择单元；其中，进入测试的辅助信号包括复位信号、第一引脚信号、第二引脚信号、第三引脚信号和加电复位信号，测试码最高位或复位信号作为测试码的输出条件。2.如权利要求1所述的测试码生成电路，其特征在于，所述复位信号在低电平时有效，所述第一引脚信号用于屏蔽复位信号，所述第二引脚信号用于生成测试码的数据输入，所述第三引脚信号用于生成测试码的时钟输入，所述加电复位信号用于芯片内部的加电复位。3.如权利要求1所述的测试...

【专利技术属性】
技术研发人员：鲍宜鹏，王效，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：江苏,32