用于测量时间的电路、方法及相关芯片、系统和设备技术方案

一种用于测量时间的电路(10)、方法及相关芯片、系统和设备，该电路包括延时链(12)和锁存单元(14)，该延时链(12)可以以延时链(12)中的多个延时单元为起点对待测信号的上升沿进行同步传递，从而得到上升沿的多个采样结果。锁存单元(14)可以锁存延时链(12)上的延时单元的输出信号。通过专门的电路实现TDC的功能，可以降低激光雷达系统的体积和成本。

Circuit, method and related chip, system and equipment for measuring time

A circuit (10), method, and related chips, systems and devices for measuring time include a delay chain (12) and a latch unit (14) that can synchronously transmit the rising edge of the measured signal starting from a plurality of delay units in the delay chain (12), thereby obtaining a plurality of sampling results of the rising edge. The latch unit (14) can latch out the output signal of the delay unit on the delay chain (12). The function of TDC can be reduced by special circuit, and the volume and cost of lidar system can be reduced.

【技术实现步骤摘要】
【国外来华专利技术】用于测量时间的电路、方法及相关芯片、系统和设备版权申明本专利文件披露的内容包含受版权保护的材料。该版权为版权所有人所有。版权所有人不反对任何人复制专利与商标局的官方记录和档案中所存在的该专利文件或者该专利披露。
本申请涉及时间测量领域，并且更为具体地，涉及一种用于测量时间的电路、方法及相关芯片、系统和设备。
技术介绍
激光雷达系统，也可称为激光探测与测量(lightdetectionandranging，LiDAR)系统，是对外界的感知系统。激光雷达系统的探测过程主要包括向外界发射激光信号(如激光脉冲信号)；探测激光信号的反射信号；根据发射激光信号和接收反射信号之间的时间差，判断被测物体的距离。进一步地，激光雷达系统还可以结合激光信号的发射角度等信息重建被测物体的三维立体信息。与相机等平面感知系统相比，激光雷达系统可以获知外界的三维立体信息，因此，激光雷达系统的应用越来越广泛。激光雷达系统接收到发射出的激光信号的反射信号之后，需要通过时间数字转换器(time-to-digitalconverter，TDC)测量该反射信号的接收时间，并将反射信号的接收时间和激光信号的发射时间进行比较，从而判断被测物体的距离。传统的激光雷达系统中的TDC体积比较大，限制了激光雷达系统的应用场合。
技术实现思路
本申请提供一种用于测量时间的电路、方法及相关芯片、系统和设备，以降低激光雷达系统的体积。第一方面，提供一种用于测量时间的电路，所述用于测量时间的电路包括：信号输入端，用于接收待测信号；延时链，所述延时链包括n个延时单元，且所述延时链的第1个延时单元与所述信号输入端相连，以从所述信号输入端接收所述待测信号，所述延时链被配置成响应于所述第1个延时单元接收到所述待测信号，将第一上升沿从所述第1个延时单元顺序传递至所述延时链的第n个延时单元，其中所述第一上升沿为所述第1延时单元接收到的所述待测信号的上升沿，其中n为大于2的正整数；逻辑控制单元，所述逻辑控制单元的输入端与所述信号输入端相连，以从所述信号输入端接收所述待测信号，所述逻辑控制单元的输出端与所述延时链的第k个延时单元相连，所述逻辑控制单元被配置成响应于所述逻辑控制单元的输入端接收到所述待测信号，向所述第k个延时单元传递第二上升沿，以将所述第二上升沿从所述第k个延时单元顺序传递至所述第n个延时单元，所述逻辑控制单元还被配置成在向所述第k个延时单元传递所述第二上升沿之后，并在所述第一上升沿传递至所述第k个延时单元之前，向所述第k个延时单元发送低电平信号，以将所述低电平信号从所述第k个延时单元顺序传递至所述第n个延时单元，其中所述第二上升沿为所述逻辑控制单元接收到的所述待测信号的上升沿，k为正整数，且1＜k＜n；锁存单元，与所述n个延时单元相连，用于锁存所述n个延时单元的输出信号。第二方面，提供一种时间测量芯片，所述时间测量芯片包括：如第一方面所述的用于测量时间的电路；处理电路，与所述用于测量时间的电路中的锁存单元相连，所述处理电路被配置成根据所述锁存单元中存储的所述n个延时单元的输出信号，确定所述信号输入端接收到所述待测信号的时间。第三方面，提供一种激光探测与测量系统，包括：发射器，被配置成发射激光信号；接收器，被配置成接收所述激光信号对应的反射信号，所述反射信号为模拟信号；如第二方面所述的时间测量芯片，所述时间测量芯片还包括：转换电路，所述转换电路与所述用于测量时间的电路相连，所述转换电路被配置成将模拟信号转换成脉冲形式的所述待测信号，并向所述用于测量时间的电路的信号输入端发送所述待测信号。所述转换电路与所述接收器相连，被配置成从所述接收器接收所述模拟信号。第四方面，提供一种自动化设备，包括如第三方面所述的激光探测与测量系统。第五方面，提供一种用于测量时间的方法，所述方法包括：通过信号输入端接收待测信号，所述信号输入端与延时链的第1个延时单元相连，所述延时链包括n个延时单元，所述n个延时单元均与锁存单元相连，所述信号输入端还与逻辑控制单元的输入端相连，所述逻辑控制单元的输出端与所述延时链的第k个延时单元相连，其中k和n均为正整数，n＞2，1＜k＜n；响应于所述第1个延时单元接收到所述待测信号，通过所述延时链将第一上升沿从所述第1个延时单元顺序传递至所述延时链的第n个延时单元，所述第一上升沿为所述第1延时单元接收到的所述待测信号的上升沿；响应于所述逻辑控制单元的输入端接收到所述待测信号，通过所述逻辑控制单元向所述第k个延时单元传递第二上升沿，以通过所述延时链将所述第二上升沿从所述第k个延时单元顺序传递至所述第n个延时单元，其中所述第二上升沿为所述逻辑控制单元接收到的所述待测信号的上升沿；在向所述第k个延时单元传递所述第二上升沿之后，并在所述第一上升沿传递至所述第k个延时单元之前，通过所述逻辑控制单元向所述第k个延时单元发送低电平信号，以将所述低电平信号从所述第k个延时单元顺序传递至所述第n个延时单元；通过所述锁存单元锁存所述n个延时单元的输出信号。本申请通过专门的电路实现TDC的功能，可以降低激光雷达系统的体积和成本。附图说明图1是基于延时链的时间测量芯片的结构示例图。图2是本专利技术一个实施例提供的用于测量时间的电路的结构示意图。图3是本专利技术另一实施例提供的用于测量时间的电路的结构示意图。图4是本专利技术又一实施例提供的用于测量时间的电路的结构示意图。图5是本专利技术又一实施例提供的用于测量时间的电路的结构示意图。图6是本专利技术实施例提供的时间测量芯片的结构示意图。图7是本专利技术实施例提供的LiDAR系统的结构示意图。图8是本专利技术实施例提供的自动化设备的结构示意图。图9是本专利技术实施例提供的用于测量时间的方法的示意性流程图。具体实施方式上文指出，传统激光雷达系统中的TDC体积较大，导致其应用场合受限。为了降低激光雷达系统的体积，本专利技术实施例通过专用的电路实现TDC的功能，这样不但能够降低激光雷达系统体积，还能节约激光雷达系统的制造成本。芯片的时钟频率一般在MHz到GHz之间，即芯片的每个时钟周期处于ns级别。激光雷达系统通常需要将待测信号的接收时间测量精度控制在皮秒(picosecond，简称ps)级别。因此，直接基于芯片的计数值计算出的待测信号的接收时间的误差等于芯片的时钟周期，即直接基于芯片的计数值计算出的待测信号的接收时间的误差为ns级别的误差，无法达到激光雷达系统对时间测量精度的要求。为了提高时间测量精度，一种可行的方案是采用芯片内部的器件资源搭建延时链，从而对ns级别的时钟周期进行进一步细分，得到更为精细的时间采样信息。下面结合图1对基于延时链的时间测量方案进行介绍。图1是基于延时链的时间测量芯片的结构示例图。图1所示的时间测量芯片可以包括用于测量时间的电路10，以及计数器30。电路10可以是专用的集成电路，该电路10例如可以集成在现场可编程门阵列(field－programmablegatearray，FPGA)芯片中，也可以集成在专用集成电路(applicationspecificintegratedcircuits，ASIC)芯片中，本专利技术实施例对此不做具体限定。电路10可以包括延时链12、锁存单元14以及信号输入端16。信号输入端16可用于接收待测信号。待本文档来自技高网...

【技术保护点】
1.一种用于测量时间的电路，其特征在于，所述电路包括：信号输入端，用于接收待测信号；延时链，所述延时链包括n个延时单元，且所述延时链的第1个延时单元与所述信号输入端相连，以从所述信号输入端接收所述待测信号，所述延时链被配置成响应于所述第1个延时单元接收到所述待测信号，将第一上升沿从所述第1个延时单元顺序传递至所述延时链的第n个延时单元，其中所述第一上升沿为所述第1延时单元接收到的所述待测信号的上升沿，其中n为大于2的正整数；逻辑控制单元，所述逻辑控制单元的输入端与所述信号输入端相连，以从所述信号输入端接收所述待测信号，所述逻辑控制单元的输出端与所述延时链的第k个延时单元相连，所述逻辑控制单元被配置成响应于所述逻辑控制单元的输入端接收到所述待测信号，向所述第k个延时单元传递第二上升沿，以将所述第二上升沿从所述第k个延时单元顺序传递至所述第n个延时单元，所述逻辑控制单元还被配置成在向所述第k个延时单元传递所述第二上升沿之后，并在所述第一上升沿传递至所述第k个延时单元之前，向所述第k个延时单元发送低电平信号，以将所述低电平信号从所述第k个延时单元顺序传递至所述第n个延时单元，其中所述第二上升沿为所述逻辑控制单元接收到的所述待测信号的上升沿，k为正整数，且1＜k＜n；锁存单元，与所述n个延时单元相连，用于锁存所述n个延时单元的输出信号。...

【技术特征摘要】
【国外来华专利技术】1.一种用于测量时间的电路，其特征在于，所述电路包括：信号输入端，用于接收待测信号；延时链，所述延时链包括n个延时单元，且所述延时链的第1个延时单元与所述信号输入端相连，以从所述信号输入端接收所述待测信号，所述延时链被配置成响应于所述第1个延时单元接收到所述待测信号，将第一上升沿从所述第1个延时单元顺序传递至所述延时链的第n个延时单元，其中所述第一上升沿为所述第1延时单元接收到的所述待测信号的上升沿，其中n为大于2的正整数；逻辑控制单元，所述逻辑控制单元的输入端与所述信号输入端相连，以从所述信号输入端接收所述待测信号，所述逻辑控制单元的输出端与所述延时链的第k个延时单元相连，所述逻辑控制单元被配置成响应于所述逻辑控制单元的输入端接收到所述待测信号，向所述第k个延时单元传递第二上升沿，以将所述第二上升沿从所述第k个延时单元顺序传递至所述第n个延时单元，所述逻辑控制单元还被配置成在向所述第k个延时单元传递所述第二上升沿之后，并在所述第一上升沿传递至所述第k个延时单元之前，向所述第k个延时单元发送低电平信号，以将所述低电平信号从所述第k个延时单元顺序传递至所述第n个延时单元，其中所述第二上升沿为所述逻辑控制单元接收到的所述待测信号的上升沿，k为正整数，且1＜k＜n；锁存单元，与所述n个延时单元相连，用于锁存所述n个延时单元的输出信号。2.如权利要求1所述的电路，其特征在于，所述逻辑控制单元的输入端还与所述第n个延时单元中的第t个延时单元相连，其中t为正整数，且1＜t＜k；所述逻辑控制单元被配置成响应于所述第一上升沿传递至所述第t个延时单元，向所述第k个延时单元发送所述低电平信号。3.如权利要求2所述的电路，其特征在于，所述逻辑控制单元包括：异或单元，所述异或单元的输入端与所述信号输入端以及所述第t个延时单元相连；或单元，所述或单元的输入端与所述异或单元的输出端以及所述延时链的第(k-1)个延时单元相连，所述或单元的输出端与所述第k个延时单元相连。4.如权利要求1-3中任一项所述的电路，其特征在于，n的配置使得所述待测信号经过所述延时链的时间不小于2个时钟周期。5.如权利要求1-4中任一项所述的电路，其特征在于，所述电路集成在现场可编程门阵列FPGA芯片或专用集成电路ASIC芯片中。6.如权利要求5所述的电路，其特征在于，所述电路集成在FPGA芯片中，所述延时链中的延时单元包括进位链和查找表中的至少一种。7.如权利要求5或6所述的电路，其特征在于，所述电路集成在FPGA芯片中，所述延时链中的延时单元位于所述FPGA芯片的同一slice或不同slice中。8.一种时间测量芯片，其特征在于，所述时间测量芯片包括：如权利要求1-7中任一项所述的用于测量时间的电路；处理电路，与所述用于测量时间的电路中的锁存单元相连，所述处理电路被配置成根据所述锁存单元中存储的所述n个延时单元的输出信号，确定所述信号输入端接收到所述待测信号的时间。9.如权利要求8所述的时间测量芯片，其特征在于，所述时间测量芯片还包括：转...

【专利技术属性】
技术研发人员：高明明，杨康，刘祥，
申请(专利权)人：深圳市大疆创新科技有限公司，
类型：发明
国别省市：广东,44