单片集成半导体结构制造技术

本发明专利技术涉及单片集成半导体结构。具体地，本发明专利技术涉及一种包含下列层结构的单片集成半导体结构：A)基于掺杂的或未掺杂的Si的载体层，B)任选地具有组成BxAlyGazNtPv的层，C)具有组成BxAly‑GazInuPvSbw的松弛层，D)任选地具有组成BxAlyGazInuPvSbwNt的用于阻断失配位错的层，E)任选地具有组成BxAlyGazInuPvSbwNtAsr的用于异质偏移的层，和F)任意的优选第III/V族的半导体材料或几种不同的任意半导体材料的组合，其中所有第III族元素的上述化学计量指数的总和始终为1，和其中所有第V族元素的上述化学计量指数的总和也始终为1。

Monolithic integrated semiconductor structure

The invention relates to a monolithic integrated semiconductor structure. Specifically, the present invention relates to a monolithic integrated semiconductor structure containing the following layer structure: A) based on the doped or undoped Si carrier layer, B) optionally with a layer consisting of BxAlyGazNtPv, C) having a relaxation layer consisting of BxAly GazInuPvSbw, D) optionally having a BxAlyGazInuPvSbwNt to block mismatched dislocation. Layer, E) selectively with a layer of BxAlyGazInuPvSbwNtAsr for heterogeneous migration, and F) to arbitrarily optimize the combination of semiconductor materials of the III/V family or several different arbitrary semiconductor materials, in which the sum of the above chemical measurement indices of all the III elements is always 1, and the above chemistry of all the third V elements. The sum of the measurement index is always 1.

【技术实现步骤摘要】
单片集成半导体结构本专利技术申请是PCT专利申请PCT/DE2012/000589，国际申请日为2012年4月25日、专利技术名称为“单片集成半导体结构”的专利技术专利申请的分案申请，母案进入中国的申请号为201280034442.7。
本专利技术涉及单片集成半导体结构，它适用于在硅衬底上形成基于第III/V族元素的集成半导体组件，还涉及生产该半导体结构的方法及其用途。
技术介绍
以硅和二氧化硅为基础的集成电路的专利技术，使得最近的几十年在微芯片处理器技术和微电子方面有巨大的发展。在集成电路中，特别是n通道和p通道晶体管结合用于所谓的CMOS逻辑(互补金属氧化物半导体)中的数据处理。基本上晶体管是由外部栅极电压控制的电阻。在最近的几十年中，集成电路的性能可以通过增加晶体管微型化和由此通过增长的晶体管密度来提高。但是同时，晶体管组件的各结构尺寸太小，使得达到了基本的物理极限并且进一步微型化将不会导致电路的改进。同时，除了硅和二氧化硅以外，此处还可使用新材料用于制造集成电路，所述材料的物理性质引起功能改善。尤其是讨论了在CMOS技术中使用第III/V族半导体材料。由于一些第III/V族半导体材料的电子迁移率显著地高于硅的迁移率并且n通道晶体管的效率或开关速度尤其是显著地决定于电子迁移率，因此第III/V族半导体材料用作n-通道层能够导致集成电路的实质性改善。此外，通过使用第III/V族半导体材料可以降低栅极电压，这进而又减少了能耗和由此减少了集成电路中的热消散。目前，各研究院所、大学和企业都在研究在硅技术中使用第III/V族通道层。哪种第III/V族半导体最适用于在硅上集成，这一方面取决于半导体材料的基本性质，如电子迁移率和电子带隙。另一方面，最终必须考虑到硅技术中对于批量生产的兼容性。砷是许多第III/V族半导体混晶的主要成分。由于砷的高毒性，在大规模工业生产中设想使用含砷材料需要昂贵地处置含砷废品。对于第III/V族半导体材料在硅基电路上的集成，通常采用外延生长法。在该外延析出法中，晶态半导体材料的晶格常数发挥了决定性作用。硅芯片技术中所用的硅衬底或载体衬底决定了基础晶格常数。但是，大多数具有高电子迁移率的第III/V族半导体材料具有与硅不同的晶格常数，其晶格常数通常更高。第III/V族通道层在硅衬底上的外延集成中，这种晶格常数的差异导致了第III/V族半导体层内形成失配位错。这些位错是晶体缺陷，它们显著地恶化半导体层的电子性能。为了确保第III/V族通道层的最佳材料质量，需要特殊的第III/V族缓冲层。这些缓冲层由不同的第III/V族半导体材料的特殊序列和/或由特殊的制造方法确定。而且，此缓冲层必须不太厚，从而确保硅上的第III/V族集成与实际的CMOS工艺的兼容性。不同的缓冲层或匹配层是本领域例如由文献DE10355357A已知的。
技术实现思路
本专利技术的技术目的是详细说明将第III/V族半导体集成在硅衬底上的集成的单片半导体结构，该半导体结构满足所有电子要求，在生产过程中避免或减少了含砷废物，并且优化匹配了一方面硅与另一方面第III/V族半导体的不同的晶格常数。为了实现该技术目的，本专利技术教导了包含下列层结构的单片集成半导体结构：A)基于掺杂的或未掺杂的Si的载体层，B)任选地具有组成BxAlyGazNtPv的层，其中x＝0-0.1，y＝0-1，z＝0-1，t＝0-0.1和v＝0.9-1，C)具有组成BxAlyGazInuPvSbw的松弛层，其中x＝0-0.1，y＝0-1，z＝0-1，u＝0-1，v＝0-1和w＝0-1，其中w和/或u在朝向层A)或B)的一侧小于、等于或大于其在背离层A)或B)的一侧，并且在松弛层内可变或恒定不变，其中v＝1-w和/或1＝u+x+y+z，D)任选地用于阻挡失配位错的层，其具有组成BxAlyGazInuPvSbwNt，其中x＝0-0.1，y＝0-1，z＝0-1，u＝0-1，v＝0-1，w＝0-1和t＝0-0.1，E)任选地用于异质偏移(hetero-offset)的层，其具有组成BxAlyGazInuPvSbwNtAsr，其中x＝0-0.1，y＝0-1，z＝0-1，u＝0-1，v＝0-1，w＝0-1，t＝0-0.1和r＝0-1，和F)任意的、第III/V族的半导体材料或几种任意半导体材料的组合，其中所有第III族元素的上述指数的总和始终为1且其中所有第V族元素的上述指数的总和也始终为1。本专利技术的基础是现有半导体材料的新型组合和其进一步开发，以便分别获得用于第III/V族组件集成的最佳缓冲层或匹配层且尤其是硅衬底上的通道层。本专利技术的特点是实现了缓冲层为磷(P)基和含砷量(As)低或不含As，此外，通过在第III/V族半导体混晶中的第III族一侧上的铝(Al)的掺合物，所述缓冲层具有相当大的电子带隙的材料特性，和在缓冲表面上具有含有尽可能小的位错缺陷密度的n通道层晶格常数。本专利技术与现有的集成概念相比具有三个决定性的优点：1.(AlGa)P和硅的晶格常数相差极小。因此，具有低的硼或氮浓度的(BAlGa)(NP)薄层可以外延沉积在(001)硅衬底上，但不形成失配位错。在该第一第III/V族半导体薄层的生长过程中由于两种材料不同的晶体性能(如原子结合性能和晶格基底)引起的对于第III/V族半导体混晶和硅的单片连接的工序挑战得以解决。仅在下一步骤中，晶格常数通过锑和铟的特定掺合物而增加，并且失配位错的形成以受控方式引发。通过使用无缺陷的模板，第III/V族缓冲层的总的层厚度从而可以显著地减小，而这对于与现有的CMOS工艺的兼容性又是决定性的。此外，较薄的层的制造更便宜。2.带隙是特征性的半导体材料性能，其取决于第III/V族晶体的材料组成及其应变状态。由于n-通道层的第III/V族材料的带隙大体都很小，因此当缓冲层具有相对大的带隙时，在缓冲层和n通道层之间的接触面上，在电子带结构的导带和/或价带中出现大的异质偏移。导带中大的偏移对n通道晶体管的功能又是非常有利的。在本专利技术中，特别是实现了对n通道层大的异质偏移。3.用于组件的具有最佳性能的n通道材料体系常常含有砷。然而，相比于缓冲层这些通道层非常薄，因此，这对降低特别是在厚的缓冲层中的砷浓度是决定性的。磷基缓冲层的使用第一次大大减少了工业生产中的含砷化合物。由此，可以大幅度降低含砷废品的昂贵的处置成本。另外，在此集成概念中，它的优点是即使薄(30-60nm)的硼-铝-镓-氮化物-磷化物((BAlGa)(NP))层也可以无缺陷和无晶体极性紊乱地沉积在精确取向的(001)硅衬底上。由此，可以显著降低必要的缓冲层厚度。因此，使用此(BGaAl)(NP)-Si模板作为本专利技术的模型。下面，在具有强制确立的层C)到E)的实施方案中缓冲区细分为三个层组(layerpackage)(分别为1-3或层C)到E))：1.模板上的第一层组(松弛层C))优选地由不同的单独层组成，但是也可以是一个单个的层。变化这些(BAlGaIn)(SbP)单独层的组成使得形成许多失配位错缺陷并且晶格常数系统地增加。另外，可以使用特殊的焙烧方法，以促进失配位错的形成。在第一层组的表面实现的晶格常数相应于用于通道层集成的目标晶格常数具有决定性的意义。2.在第二层组(层D))内实现失配本文档来自技高网...

【技术保护点】
1.单片集成半导体结构，包括下面的层结构；A)基于掺杂的或未掺杂的Si的载体层，B)任选地具有组成BxAlyGazNtPv的层，其中x＝0‑0.1，y＝0‑1，z＝0‑1，t＝0‑0.1和v＝0.9‑1，C)具有组成BxAlyGazInuPvSbw的松弛层，其中x＝0‑0.1，y＝0‑1，z＝0‑1，u＝0‑1，v＝0‑1和w＝0‑1，其中w和/或u在朝向层A)或B)的一侧小于、等于或大于其在背离层A)或B)的一侧，并且在松弛层内可变或恒定不变，其中v＝1‑w和/或y＝1‑u‑x‑z，D)任选地用于阻挡失配位错的层，其具有组成BxAlyGazInuPvSbwNt，其中x＝0‑0.1，y＝0‑1，z＝0‑1，u＝0‑1，v＝0‑1，w＝0‑1和t＝0‑0.1，E)任选地用于异质偏移的层，其具有组成BxAlyGazInuPvSbwNtAsr，其中x＝0‑0.1，y＝0‑1，z＝0‑1，u＝0‑1，v＝0‑1，w＝0‑1，t＝0‑0.1和r＝0‑1，和F)任意的、优选第III/V族的半导体材料或几种不同的任意半导体材料的组合，其中所有第III族元素的上述化学计量指数的总和始终为1，且其中所有第V族元素的上述化学计量指数的总和也始终为1。...

【技术特征摘要】
2011.07.12 DE 102011107657.71.单片集成半导体结构，包括下面的层结构；A)基于掺杂的或未掺杂的Si的载体层，B)任选地具有组成BxAlyGazNtPv的层，其中x＝0-0.1，y＝0-1，z＝0-1，t＝0-0.1和v＝0.9-1，C)具有组成BxAlyGazInuPvSbw的松弛层，其中x＝0-0.1，y＝0-1，z＝0-1，u＝0-1，v＝0-1和w＝0-1，其中w和/或u在朝向层A)或B)的一侧小于、等于或大于其在背离层A)或B)的一侧，并且在松弛层内可变或恒定不变，其中v＝1-w和/或y＝1-u-x-z，D)任选地用于阻挡失配位错的层，其具有组成BxAlyGazInuPvSbwNt，其中x＝0-0.1，y＝0-1，z＝0-1，u＝0-1，v＝0-1，w＝0-1和t＝0-0.1，E)任选地用于异质偏移的层，其具有组成BxAlyGazInuPvSbwNtAsr，其中x＝0-0.1，y＝0-1，z＝0-1，u＝0-1，v＝0-1，w＝0-1，t＝0-0.1和r＝0-1，和F)任意的、优选第III/V族的半导体材料或几种不同的任意半导体材料的组合，其中所有第III族元素的上述化学计量指数的总和始终为1，且其中所有第V族元素的上述化学计量指数的总和也始终为1。2.根据权利要求1的半导体结构，其中选择层C)、D)和E)的组成使得层D)和/或E)之一和/或层C)背离层A)或B)一侧的晶格常数基本上与层F)的晶格常数相当。3.根据权利要求1或2的半导体结构，其中在朝向层B)或C)一侧上的层A)是Si单晶的Si001面。4.根据权利要求1到3之一的半导体结构，其中层B)具有20-100nm的厚度和/或1×1015-1×1021cm-3的p-或n-掺杂质浓度。5.根据权利要求1到4之一的半导体结构，其中层B)具有下列组成之一：z＝v＝1，x＝y＝t＝0或y＝v＝1，x＝z＝t＝0或x＝0.01-0.1，y＝0.90-0.99，z＝t＝0，v＝1或x＝0.01-0.1，z＝0.90-0.99，y＝t＝0，v＝1或t＝0.01-0.1，v＝0.90-0.99，y＝x＝0，z＝1。6.根据权利要求1到5之一的半导体结构，其中在层C)中w和/或u在朝向层A)或B)的一侧小于其在背离层A)或B)的一侧，且在垂直于层C)的主面的位置坐标方向上有最大值，其中w和/或u在该最大值处任选地可以大于其在背离层A)或B)一侧。7.根据权利要求1到6之一的半导体结构，其中层C)由多个分层、特别是1-30层、优选2-10层形成，其中w和/或u在分层内可变或恒定不变。8.根据权利要求1到7之一的半导体结构，其中层C)具有1-500nm、特别是100-400nm的厚度，和/或是未掺杂的或具有1×1015-1×1021cm-3的p-或n-掺杂质浓度。9.根据权利要求1到8之一的半导体结构，其中层C)或其分层具有下列组成之一：y＝1，x＝z＝u＝0，v＝1-w或x＝z＝0，y＝1-u，v+w＝1。10.根据权利要求1到9之一的半导体结构，其中层D)具有1-150nm的厚度和/或是未掺杂的和/或具有1×1015-1×1021cm-3的p-或n-掺杂质浓度。11.根据权利要求1到10之一的半导体结构，其中层D)由单独的层或多个分层、特别是1-10层、优选2-5层形成。12.根据权利要求1到11之一的半导体结构，其中层D)或其分层具有下列组成之一：x＝0-0.1，y＝0.9-1，v＝0-0.7，w＝0.3-1，z＝u＝t＝0或u＝1，w＝0-0.5，v＝0.5-1，t＝0-0.1，x＝y＝z＝0或y＝1，v＝0-0.7，w＝0.3-1，t＝0-0.1，x＝z＝u＝0或u＝0.9-1，x＝0-0.1，v＝0.5-1，w＝0-0.5，y＝z＝t＝0。13.根据权利要求1到12之一的半导体结构，其中层E)具有5-200nm、特别是10-100nm的厚度，...

【专利技术属性】
技术研发人员：B·库纳特，
申请(专利权)人：纳斯普ⅢⅤ有限责任公司，
类型：发明
国别省市：德国,DE