数字数据储存单元及降低待机电流的方法技术

本发明专利技术揭露一种数字数据储存单元及降低待机电流的方法。包含：多个数字数据储存元件，各该数字数据储存元件包含一闩锁器且连接在一高数字电压轨以及一低数字电压节点之间；一开关装置，连接在该低数字电压节点以及一接地电压轨之间，在一待机期间内，选择性地浮接该低数字电压节点，可终止因MOSFET装置的通道扩散泄漏电流所引起的连接至接地电压的主要待机泄漏电流路径。在待机模式下，为保留该数字数据储存元件的储存数据，根据从被低频振荡器触发的脉波产生器所输出的多个矩形电压脉波，周期性地连接该低数字电压节点至该接地电压。因为除了将该低数位电压节点浮接之外，并没有施加任何外部电压偏压至该低数位电压节点，故资料恢复过程是立即的。

Digital data storage unit and method for reducing standby current

The invention discloses a digital data storage unit and a method for reducing standby current. It consists of a plurality of digital data storage elements, each of which contains a latch and is connected to a high digital voltage rail and a low digital voltage node; a switch device is connected between the low digital voltage node and the ground voltage rail, and selectively floats the low number during a waiting period. The word voltage node can terminate the main standby leakage current path caused by the leakage current of the MOSFET device to connect to the ground voltage. In standby mode, in order to retain the stored data of the digital data storage element, the low digital voltage node is periodically connected to the ground voltage according to a plurality of rectangular voltage pulses from the pulse generator triggered by a low-frequency oscillator. Because in addition to the floating of the low voltage node, no external voltage is applied to the low voltage node, so the data recovery process is immediate.

【技术实现步骤摘要】
数字数据储存单元及降低待机电流的方法
本专利技术是有关于在数字电路中用以降低待机电流的方法，特别地，于一待机(standby)状态下，数字数据(digitaldata)储存元件(component)，例如：静态随机存取存储器单元(StaticRandomAccessMemory(SRAM)cell)、正反器(flip-flop)、数据缓冲器(buffer)以及数据暂存器(register)，不但可大幅降低泄漏电流(leakagecurrent)，也可保留储存的数字数据。同时，在一有效模式(activemode)(用来进行读/写操作)下，上述数字数据储存元件可立即复原(recover)原始储存数据。
技术介绍
目前，数字电路是以互补式金属氧化物半导体(complementarymetaloxidesemiconductor，CMOS)建构而成，其中N型及P型金氧半场效晶体管(metaloxidesemiconductorfieldeffecttransistor，MOSFET)装置(device)成一反向器(inverter)的互补对，如图1A所示。基本组合逻辑闸(combinationallogicgates)，例如反及(NAND)闸及反或(NOR)闸，可被视为具有多个输入端及单一输出端的CMOS反向器的变形。举例而言，图1B的NAND2闸与图1C的NOR2闸分别都是具有二个输入端及单一输出端的CMOS反向器。另外，在数学上已被证明：可利用NAND闸、NOR闸及反向器闸的组合来进行所有逻辑计算。在数字电路中，上述组合逻辑闸对数字输入数据进行逻辑计算操作，而数字存储器(memory)储存指令的数字信息以操作逻辑运算，及储存来自该些逻辑运算的输入/输出的数字数据。数字计算所消耗的功率可利用数学式表示为P～f×C×VDD2，其中f表示时脉频率、C表示总主动(active)电路闸电容值(capacitance)以及VDD表示数字电路的高数字供应电压。于待机状态下，数字计算所消耗的功率减少至该些逻辑闸的CMOS反向器及CMOS反向器变形的总泄漏电流，从高数字电压轨VDD流至接地电压。当反向器闸或逻辑闸输出逻辑状态”1”，CMOS反向器的输出节点上的电压是VDD。该CMOS反向器的泄漏电流是该CMOS反向器中NMOSFET装置的泄漏电流，NMOSFET装置具有栅极(gate)电压VG＝0V、漏极(drain)电压VD＝VDD、源极(source)电压VS＝0V、以及基底(substrate)电压VSUB＝0V，如同图2中NMOSFET装置I-V特性曲线上的三个交叉点201、202、203代表该元件施加电压偏压条件。当反向器闸或逻辑闸输出逻辑状态”0”，CMOS反向器的输出节点上的电压是该接地电压。该CMOS反向器的泄漏电流是该CMOS反向器中PMOSFET装置的泄漏电流，PMOSFET装置具有栅极电压VG＝VDD、漏极电压VD＝0V、源极电压VS＝VDD、以及N型井电压VNWELL＝VDD，如同图3中PMOSFET装置I-V特性曲线上的三个交叉点301、302、303代表该元件施加电压偏压条件。为分辨出数字电路中的待机泄漏电流，吾人应仔细研究NMOSFET与PMOSFET装置电流特性曲线。图2显示一CMOS芯片厂提供的.11μm制程的三个不同临界(threshold)电压NMOSFET装置(device)的漏极电流对施加栅极电压的特性曲线，其中高临界电压装置(点线)为低泄漏及较小驱动电流装置，适用于小待机电流及低运算速度的应用；中等临界电压装置(实线)为中等泄漏及中等驱动电流装置，适用于中等待机电流及中等运算速度的应用；低临界电压装置(虚(dashed)线)为高泄漏及较高驱动电流装置，适用于高待机电流及高运算速度的应用。图3显示一CMOS芯片厂提供的.11μm制程的高临界电压(点线)、中等临界电压(实线)、低临界电压(虚线)的PMOSFET装置的漏极电流对施加栅极电压的特性曲线。从图2及图3，吾人可分辨出(1)输出电压等于VDD时的CMOS反向器的泄漏电流为该NMOSFET装置的N通道扩散(diffusion)电流，且该NMOSFET装置具有栅极电压VG＝0V、漏极电压VD＝VDD、源极电压VS＝0V、以及基底电压VSUB＝0V，如图2中VG＝0V上的三个交叉点(201、202、203)；以及(2)输出电压等于0V时的CMOS反向器的泄漏电流为该PMOSFET装置的P通道扩散电流，且该PMOSFET装置具有栅极电压VG＝VDD、漏极电压VD＝0V、源极电压VS＝0V、以及N型井电压VNWELL＝VDD，如图3中VG＝VDD(1.2V)上的三个交叉点(301、302、303)。因此，吾人得出结论如下：数字电路中的待机电流是来自该些CMOS反向器或像反向器(inverters-like)(逻辑闸)内的NMOSFET与PMOSFET装置的通道扩散电流。根据图2及图3的NMOSFET及PMOSFET装置特性曲线，透过以正常数字电压条件VDD(1.2V)及VSS(0V)操作该些NMOSFET装置及PMOSFET装置，从通道扩散泄漏状态朝向漏极反向接面泄漏(drainreversejunctionleakage)状态，如图2及图3的曲线平坦区，可降低数字电路中的待机电流。一般而言，要达到降低数字电路中的待机电流的目的是透过调整N/PMOSFET装置设计，例如调整临界电压，如图2的低-中等-高临界电压的NMOSFET装置特性曲线(曲线向右移)、如图3的低-中等-高临界电压(负)的PMOSFET装置特性曲线(曲线向左移)、或调整N/PMOSFET装置的物质工作函数(materialworkfunction)、或透过反偏压(back-biasing)在待机状态的MOSFET装置的基极(body)(或源极电极)(相当于上移该装置临界电压)。然而，为上移以固定逻辑电压摆动(swing)(从VDD到VSS(0V))的MOSFET装置的临界电压，通道扩散电流及驱动电流之间一直有权衡(trade-off)的问题，换言之，由于一个较小导通电压(on-voltage)增量(VDD-Vth)，增加装置临界电压Vth以降低通道扩散电流，同时也会降低MOSFET装置的电流驱动容量(capacity)，而且反之亦然。将令人非常满意的是：在有效模式下，为得到较佳计算速度性能，以高驱动电流操作该MOSFET装置，而在待机模式下，操作MOSFET装置的泄漏电流以朝向该漏极反向接面泄漏状态的极小化电流。达成上述操作MOSFET装置的方法包含：在待机状态，移除NMOSFET及PMOSFET装置的源极上的电压偏压(PMOSFET装置是VDD，而NMOSFET装置则是VSS(＝0V))，以致于在该些MOSFET装置的源极及漏极之间，不会有电场产生进而建立起该通道扩散电流。因为用来储存逻辑运算的计算指令及数据的数字存储器(memory)通常会占据数字电路的较多部分，数字电路的待机电流主要来自数字存储器单元的待机电流。数字电路中，用以储存一数字数据的基本元件，例如：一SRAM单元、一正反器、一数据缓冲器以及一数据暂存器，包含一个闩锁器(latch)，如图4本文档来自技高网...

【技术保护点】
1.一种数字数据储存单元，其特征在于，包含：多个数字数据储存元件，各该数字数据储存元件包含一闩锁器且连接在一高数字电压轨以及一低数字电压节点之间；以及一开关装置，连接在该低数字电压节点以及一接地电压轨之间，在一待机期间内，选择性地浮接该低数字电压节点。

【技术特征摘要】
2017.01.13 US 15/405,7471.一种数字数据储存单元，其特征在于，包含：多个数字数据储存元件，各该数字数据储存元件包含一闩锁器且连接在一高数字电压轨以及一低数字电压节点之间；以及一开关装置，连接在该低数字电压节点以及一接地电压轨之间，在一待机期间内，选择性地浮接该低数字电压节点。2.如权利要求1所述的数字数据储存单元，其特征在于，各该数字数据储存元件是一SRAM单元、一正反器、一数据缓冲器以及一数据暂存器之其一。3.如权利要求1所述的数字数据储存单元，其特征在于，在进行读取/写入操作期间内，该开关装置连接该低数字电压节点至该接地电压轨。4.如权利要求1所述的数字数据储存单元，其特征在于，当Vulmax<(VDD-VM)时，在该待机期间内，该开关装置一直浮接该低数字电压节点，其中VDD表示该高数字电压轨，VM表示小于该高数字电压轨的设计裕量电压，Vulmax表示在该待机期间内，具逻辑状态0的所述数字数据储存元件的输出节点的最终电压最大值。5.如权利要求4所述的数字数据储存单元，其特征在于，该开关装置为一N型MOSFET装置。6.如权利要求1所述的数字数据储存单元，其特征在于，当Vulmax>(VDD-VM)时，在该待机期间内，该开关装置周期性地浮接及重置该低数字电压节点，其中VDD表示该高数字电压轨，VM表示小于该高数字电压轨的设计裕量电压，Vulmax表示在该待机期间内，具逻辑状态0的所述数字数据储存元件的输出节点的最终电压最大值。7.如权利要求6所述的数字数据储存单元，其特征在于，在该待机期间内，该开关装置根据多个矩形电压脉波，周期性地浮接及重置该低数字电压节点。8.如权利要求7所述的数字数据储存单元，其特征在于，各该矩形电压脉波被分割为一脉波导通期间以及一脉波关闭期间，其中该开关装置于该脉波导通期间内，连接该低数字电压节点至该接地电压轨，以及于该脉波关闭期间内，浮接该低数字电压节点。9.如权利要求7所述的数字数据储存单元，其特征在于，该开关装置包含：一N型MOSFET装置，连接在该低数字电压节点以及该接地电压轨之间；一低频振荡器，具有一输入端耦接至一有效节点；一脉波产生器，连接至该低频振荡器的输出端；以及一逻辑或闸，具有一第一输入端耦接至该有效节点、一第二输入端耦接至该脉波产生器的输出端、以及一输出端耦接至该N型MOSFET装置的栅极；其中，在进行读取/写入操作期间内，该有效节点被施加一第一电压位准以禁能该低频振荡器，以及在该待机期间内，该有效节点被施加一第二电压位准以致使该低频振荡器去触发该脉波产生器以产生所述矩形电压脉波。10.如权利要求7所述的数字数据储存单元，其特征在于，随着所述矩形电压脉波的频率减少，所述数字数据储存元件的待机泄漏电流也跟着降低。11.一种在一数字数据储存单元中降低多个数字数据储存元件的待机泄漏电流的方法，其特征在于，各该...

【专利技术属性】
技术研发人员：王立中，
申请(专利权)人：闪矽公司，
类型：发明
国别省市：美国,US