神经元晶体管结构及其制备方法技术

本发明专利技术提供一种神经元晶体管结构及其制备方法，该结构包括：半导体衬底；位于所述半导体衬底之上的绝缘层；位于所述绝缘层上的碳纳米管栅阵列；位于所述碳纳米管栅阵列上的栅电位调制结构；位于所述栅电位调制结构之上的半导体沟道；以及分别位于所述碳纳米管栅阵列两端，并分别与所述半导体沟道连接的源接触电极和漏接触电极。本发明专利技术的神经元晶体管结构，以二维半导体材料为沟道，以金属碳纳米管栅阵列作为多输入栅电极，可使沟道电荷更易控制，显著减小栅极尺寸，有利于解决集成电路中晶体管数目及互连线增多带来的诸多问题。

The structure of neuron transistor and its preparation method

The present invention provides a neuron transistor structure and a preparation method, which consists of a semiconductor substrate, an insulating layer above the semiconductor substrate, a carbon nanotube grid array on the insulating layer, a gate potential modulation structure on the carbon nanotube grid array, and a gate potential modulation structure. The semiconductor trench above it and the source contact electrode and the leakage contact electrode respectively located at both ends of the carbon nanotube gate array and respectively connected with the semiconductor channel. The neuron transistor structure of the invention is a channel channel with two-dimensional semiconductor material and a metal carbon nanotube grid array as a multi input gate electrode, which can make the channel charge more easily controlled and significantly reduce the grid size. It is beneficial to solve many problems caused by the increase of the number of transistors and interconnects in the integrated circuit.

【技术实现步骤摘要】
神经元晶体管结构及其制备方法
本专利技术涉及集成电路
，特别是涉及一种神经元晶体管结构及其制备方法。
技术介绍
为了解决在芯片上增加元件密度的问题，一种在输入端采用浮栅连接电容器的神经元MOS晶体管(NeuronMOSFET，简写为neuMOS或vMOS)，因其简单的结构和特殊的功能而引起了越来越多的关注。神经元器件在功能上相当于构成人类大脑、眼睛等部位利用电路实现信息传导的神经细胞(神经元)。具体地说，一个神经元器件可以分别对多个输入信号进行加权，并且当加权信号的相加结果达到阈值时，输出一个预定的信号。这种神经元器件加权输入信号的方式是通过其中的神经元晶体管来实现的，神经元晶体管具有多个输入电极的栅极结构，当多输入栅极的输入电压之和达到一个预定值时，源极和漏极之间才会导通。神经元器件的加权方式相当于神经细胞突触，可以是由一个电阻和一个场效应晶体管组成，而神经元晶体管就相当于这个神经细胞的细胞体。神经元晶体管在栅上的求和过程可以利用电容耦合效应的电压模式，除电容充放电电流外，没有其它电流，因此基本上没有功耗。随着集成电路的发展及其集成度的提高，传统的基于单一晶体管功能的硅集成电路，出现了很多困难的、急待解决的问题，而神经元MOS晶体管作为一种具有强大功能的单元晶体管，为解决集成电路中晶体管数目及互连线增多带来的问题提供了一种有效的途径。
技术实现思路
鉴于以上所述现有技术，本专利技术的目的在于提供一种神经元晶体管结构及其制备方法，用于解决现有技术中的种种问题。为实现上述目的及其他相关目的，本专利技术提供一种神经元晶体管结构，包括：半导体衬底；绝缘层，位于所述半导体衬底之上；碳纳米管栅阵列，位于所述绝缘层上，包括阵列排布的多个作为栅电极的碳纳米管；栅电位调制结构，位于所述碳纳米管栅阵列上，由下至上依次包括第一介电层、电位调制层和第二介电层；半导体沟道，位于所述栅电位调制结构之上，采用二维半导体材料；源接触电极和漏接触电极，分别位于所述碳纳米管栅阵列两端，并分别与所述半导体沟道连接。可选地，所述神经元晶体管结构还包括分别引出所述多个碳纳米管的多个栅接触电极。可选地，所述半导体衬底为硅衬底。可选地，所述绝缘层为氧化硅。可选地，所述碳纳米管栅阵列采用金属性碳纳米管，每个碳纳米管的管径为0.75～3nm，长度为100nm～50μm。可选地，所述碳纳米管的数量为3个以上。可选地，所述栅电位调制结构中，所述第一介电层和所述第二介电层的材料为ZrO2。可选地，所述栅电位调制结构中，所述电位调制层的材料为多晶硅。可选地，所述栅电位调制结构的厚度为2-100nm。可选地，所述半导体沟道采用的二维半导体材料为MoS2、WS2、ReS2或SnO。可选地，所述半导体沟道的表面覆盖有钝化层。为实现上述目的及其他相关目的，本专利技术还提供一种神经元晶体管结构的制备方法，包括如下步骤：提供半导体衬底；在所述半导体衬底上形成绝缘层；在所述绝缘层上形成碳纳米管栅阵列，所述碳纳米管栅阵列包括阵列排布的多个作为栅电极的碳纳米管；在所述多个碳纳米管上形成栅电位调制结构，所述栅电位调制结构由下至上依次包括第一介电层、电位调制层和第二介电层；在所述栅电位调制结构上采用二维半导体材料形成半导体沟道；在所述半导体沟道上覆盖钝化层；形成分别位于所述碳纳米管栅阵列两端与所述半导体沟道连接的源接触电极和漏接触电极，以及分别引出所述多个碳纳米管的多个栅接触电极。可选地，形成所述源接触电极和漏接触电极的方法包括步骤：分别在所述碳纳米管栅阵列两端的上方刻蚀表面钝化层，形成开口露出所述半导体沟道的顶部，然后在所述开口中填充导电材料，形成源接触电极和漏接触电极。可选地，形成多个栅接触电极的方法包括步骤：刻蚀形成多个通孔以分别露出所述多个碳纳米管，然后在所述通孔中填充导电材料，形成多个栅接触电极。如上所述，本专利技术的神经元晶体管结构及其制备方法，具有以下有益效果：本专利技术的神经元晶体管结构，以二维半导体材料沟道代替传统的硅掺杂沟道，使沟道电荷更易控制，采用金属碳纳米管栅阵列作为神经元晶体管的多输入栅电极，可显著减小栅极尺寸，相对于现有的神经元MOS晶体管，本专利技术的神经元晶体管使器件性能得到了进一步提升，器件尺寸进一步缩小，有利于解决集成电路中晶体管数目及互连线增多带来的诸多问题。附图说明图1显示为本专利技术实施例提供的神经元晶体管结构的示意图。图2显示为本专利技术实施例提供的神经元晶体管的原理示意图。图3a-3g显示为本专利技术实施例提供的神经元晶体管结构的制备流程示意图。元件标号说明100半导体衬底200绝缘层300碳纳米管栅阵列301碳纳米管302栅接触电极400栅电位调制结构401第一介电层402第二介电层403电位调制层500半导体沟道501钝化层600源接触电极700漏接触电极具体实施方式以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。需要说明的是，以下实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本实施例将提供一种以二维半导体材料为沟道，以金属碳纳米管栅阵列作为多输入栅电极的神经元晶体管结构，在沟道与栅阵列之间设有电位调制层，通过改变电位调制层的状态来调制沟道电位。相对于现有的神经元MOS晶体管，沟道电荷更易控制，栅极尺寸也可显著减小，有利于解决集成电路中晶体管数目及互连线增多带来的诸多问题。请参阅图1，本实施例提供的一种神经元晶体管结构，包括：半导体衬底100；绝缘层200，位于所述半导体衬底100之上；碳纳米管栅阵列300，位于所述绝缘层200上，包括阵列排布的多个作为栅电极的碳纳米管301；栅电位调制结构400，位于所述碳纳米管栅阵列300上，由下至上依次包括第一介电层401、电位调制层403和第二介电层402；半导体沟道500，位于所述栅电位调制结构400之上，采用二维半导体材料；源接触电极600和漏接触电极700，分别位于所述碳纳米管栅阵列300两端，并分别与所述半导体沟道500连接。具体地，所述神经元晶体管结构还包括分别引出所述多个碳纳米管301的多个栅接触电极302。本实施例中，所述半导体衬底100可以为硅衬底或其他适合的半导体材料衬底。所述绝缘层200可以为氧化硅或其他适合的绝缘材料。本实施例中，所述碳纳米管栅阵列300采用金属性碳纳米管，每个碳纳米管301的管径为0.75～3nm，长度为100nm～50μm。由于神经元晶体管通常至少包括3个输入电极，本实施例中，所述碳纳米管栅阵列300作为神经元晶体管的多输入栅电极，所述碳纳米管301的数量应为3个以上，具体地，可根据实际需要设计排布更多数量的碳纳米管301。本实施例中，所述栅电位调制结构400采用了两层绝缘材料中间夹电位调制层的“三明治”结构，包括第一介本文档来自技高网...

【技术保护点】
1.一种神经元晶体管结构，其特征在于，包括：半导体衬底；绝缘层，位于所述半导体衬底之上；碳纳米管栅阵列，位于所述绝缘层上，包括阵列排布的多个作为栅电极的碳纳米管；栅电位调制结构，位于所述碳纳米管栅阵列上，由下至上依次包括第一介电层、电位调制层和第二介电层；半导体沟道，位于所述栅电位调制结构之上，采用二维半导体材料；源接触电极和漏接触电极，分别位于所述碳纳米管栅阵列两端，并分别与所述半导体沟道连接。

【技术特征摘要】
1.一种神经元晶体管结构，其特征在于，包括：半导体衬底；绝缘层，位于所述半导体衬底之上；碳纳米管栅阵列，位于所述绝缘层上，包括阵列排布的多个作为栅电极的碳纳米管；栅电位调制结构，位于所述碳纳米管栅阵列上，由下至上依次包括第一介电层、电位调制层和第二介电层；半导体沟道，位于所述栅电位调制结构之上，采用二维半导体材料；源接触电极和漏接触电极，分别位于所述碳纳米管栅阵列两端，并分别与所述半导体沟道连接。2.根据权利要求1所述的神经元晶体管结构，其特征在于：所述神经元晶体管结构还包括分别引出所述多个碳纳米管的多个栅接触电极。3.根据权利要求1所述的神经元晶体管结构，其特征在于：所述半导体衬底为硅衬底。4.根据权利要求1所述的神经元晶体管结构，其特征在于：所述绝缘层为氧化硅。5.根据权利要求1所述的神经元晶体管结构，其特征在于：所述碳纳米管栅阵列采用金属性碳纳米管，每个碳纳米管的管径为0.75～3nm，长度为100nm～50μm。6.根据权利要求1所述的神经元晶体管结构，其特征在于：所述碳纳米管的数量为3个以上。7.根据权利要求1所述的神经元晶体管结构，其特征在于：所述栅电位调制结构中，所述第一介电层和所述第二介电层的材料为ZrO2。8.根据权利要求1所述的神经元晶体管结构，其特征在于：所述栅电位调制结构中，所述电位调制层的材料为多晶硅。9.根据权利要求1所述的神经元晶体管结构，其特征在于：所述栅电位调制结构的厚...

【专利技术属性】
技术研发人员：肖德元，
申请(专利权)人：上海新昇半导体科技有限公司，
类型：发明
国别省市：上海,31