一种芯片设计中定位绕线拥塞的方法及系统技术方案

本发明专利技术揭示了一种芯片设计中定位绕线拥塞的方法及系统，方法包括获取门级网表，并获取所述门级网表中每个底层子模块的总绕线数和总面积；根据每个底层子模块的总绕线数和总面积获得每个底层子模块的绕线拥塞度，并根据绕线拥塞度定位发生绕线拥塞的底层子模块。本发明专利技术能够在芯片设计和综合阶段快速发现和定位芯片中发生绕线拥塞的底层子模块，确保了芯片的物理可实现性。 1

A method and system for locating winding congestion in chip design

The invention discloses a method and system for locating the congestion of a wire winding in a chip design. The method includes obtaining a gate level network table and obtaining the total number of lines and total area of each bottom layer module in the gate level net table, and obtaining the congestion degree of the winding line of each bottom layer module according to the total number of winding lines and the total area of each bottom layer module. According to the congestion degree of the winding, the bottom layer sub module with winding congestion is located. The invention can quickly discover and locate the bottom layer of the chip in the chip design and synthesis stage, and ensure the physical feasibility of the chip. One

【技术实现步骤摘要】
一种芯片设计中定位绕线拥塞的方法及系统
本专利技术涉及芯片设计领域，尤其是涉及一种芯片设计中定位绕线拥塞的方法及系统。
技术介绍
集成电路中芯片设计流程包括前端设计阶段和后端物理实现阶段，前端设计阶段包括逻辑设计与综合等，后端物理实现阶段包括布线等。芯片设计中的绕线拥塞一般要在后端物理实现阶段时才能够暴露和发现。绕线拥塞是芯片物理实现时，由于在一定区域内连线太多导致连线无法绕通的情况。如果在物理实现阶段发现绕线拥塞，则需要修改前端设计阶段的代码来解决绕线拥塞的问题。通过修改代码容易影响芯片的功能，并且会导致芯片的推迟流片，推迟上市时间，降低芯片的竞争力。另外，对于绕线拥塞的定位常用的做法是：定义一个检测区域，然后对该区域进行绕线拥塞的分析，通常检测区域包括多个子模块，通过此种方式定位绕线拥塞，效率低。
技术实现思路
本专利技术的目的在于克服现有技术的缺陷，提供一种芯片设计中定位绕线拥塞的方法及系统，能够快速发现和定位芯片中发生绕线拥塞的底层子模块。为实现上述目的，本专利技术提出如下技术方案：一种芯片设计中定位绕线拥塞的方法，包括如下步骤：S1，获取门级网表，并获取所述门级网表中每个底层子模块的总绕线数和总面积；S2，根据每个底层子模块的总绕线数和总面积获得每个底层子模块的绕线拥塞度，并根据绕线拥塞度定位发生绕线拥塞的底层子模块。优选地，在步骤S1中，每个底层子模块均包括若干个相连接的逻辑器件，底层子模块的总绕线数通过如下步骤获取：S101，获取每个逻辑器件上与其他逻辑器件相连的输入端数量和输出端数量；S102，根据如下公式计算每个逻辑器件的独占连线数，Zi＝(Ni+Mi)/2其中，Ni为第i个逻辑器件的输入端数量，Mi为第i个逻辑器件的输出端数量，Zi表示第i个逻辑器件的独占连线数，i为大于0自然数；S103，将每个逻辑器件的独占连线数相加获得总绕线数。优选地，所述绕线拥塞度包括第一绕线拥塞值和第二绕线拥塞值，所述第一绕线拥塞值为总绕线数与总面积的比值，第二绕线拥塞值为总绕线数值，根据第一绕线拥塞值和第二绕线拥塞值的大小判断底层子模块是否存在绕线拥塞的风险。优选地，在步骤S2中，当第一绕线拥塞值超过预设的第一拥塞阈值，且第二绕线拥塞值小于预设的第二拥塞阈值时，则该底层子模块不会存在绕线拥塞的风险；当第一绕线拥塞值未超过预设的第一拥塞阈值，且第二绕线拥塞值大于预设的第二拥塞阈值时，则该底层子模块不会存在绕线拥塞的风险；当第一绕线拥塞值超过预设的第一拥塞阈值且第二绕线拥塞值大于预设的第二拥塞阈值时，则该底层子模块存在绕线拥塞的风险。优选地，所述第一拥塞阈值通过包括如下步骤获得：S201，将所有底层子模块对应的第一绕线拥塞值按照从大到小的顺序排列并去除最大值和最小值；S202，计算余下的第一绕线拥塞值的平均值，获得中值拥塞度；S203，将中值拥塞度与经验值系数相乘，获得第一拥塞阈值。一种芯片中定位绕线拥塞的系统，包括网表处理单元，用于获取门级网表并获取所述门级网表中每个底层子模块的总绕线数和总面积；以及绕线拥塞定位单元用于根据每个底层子模块的总绕线数和总面积获得每个底层子模块的绕线拥塞度，并根据绕线拥塞度定位发生绕线拥塞的底层子模块。优选地，所述网表处理单元包括网表获取单元，所述网表获取单元用于获取门级网表；总绕线数获取单元，所述总绕线数获取单元用于获取门级网表中每个底层子模块的总绕线数；以及总面积获取单元，所述总面积获取单元用于获取门级网表中每个底层子模块的总面积。优选地，所述绕线拥塞定位单元包括绕线拥塞度获取单元，所述绕线拥塞度获取单元用于根据每个底层子模块的总绕线数和总面积获得每个底层子模块的绕线拥塞度；分析定位单元，所述分析定位单元用于根据绕线拥塞度定位发生绕线拥塞的底层子模块。优选地，所述绕线拥塞度包括第一绕线拥塞值和第二绕线拥塞值，所述第一绕线拥塞值为总绕线数与总面积的比值，第二绕线拥塞值为总绕线数，根据第一绕线拥塞值和第二绕线拥塞值的大小判断底层子模块是否存在绕线拥塞的风险。优选地，当第一绕线拥塞值超过预设的第一拥塞阈值，且第二绕线拥塞值小与预设的第二拥塞阈值时，则该底层子模块不会存在绕线拥塞的风险；当第一绕线拥塞值未超过预设的第一拥塞阈值，且第二绕线拥塞值大于预设的第二拥塞阈值时，则该底层子模块不会存在绕线拥塞的风险；当第一绕线拥塞值超过预设的第一拥塞阈值且第二绕线拥塞值大于预设的第二拥塞阈值时，则该底层子模块存在绕线拥塞的风险。本专利技术的有益效果是：与现有技术相比，本专利技术所述的定位绕线拥塞的方法及系统，能够在芯片的RTL设计阶段快速发现和定位芯片中发生绕线拥塞的底层子模块，确保了芯片物理可实现性，降低了由于物理布线拥塞导致的代码修改风险和大量的验证工作，以及可能导致芯片推迟流片和芯片功能错误的风险，提高了芯片的设计效率。附图说明图1是本专利技术的方法流程图示意图；图2是本专利技术的总绕线数的获得方法流程图示意图；图3是本专利技术的第一拥塞阈值的获得方法流程图示意图；图4是本专利技术的系统结构框图示意图；图5是本专利技术的门级网表结构框图示意图。具体实施方式下面将结合本专利技术的附图，对本专利技术实施例的技术方案进行清楚、完整的描述。本专利技术所揭示的一种芯片设计中定位绕线拥塞的方法及系统，能够快速发现和定位芯片中发生绕线拥塞的底层子模块，尤其适用于芯片的RTL设计阶段。如图1所示，本专利技术所述的一种芯片设计中绕线拥塞的定位方法，包括如下步骤：S1，获取门级网表，并获取门级网表中每个底层子模块的总绕线数和总面积；具体的，门级网表的获取可以通过逻辑综合工具DesignComplier获得，其将RTL(RegisterTransferLevel，寄存器传输级)级的HDL(HardwareDescriptionLanguage，硬件描述语言)语言描述的电路转换为目标工艺库(Target_library)器件构成的门级网表。目标工艺库中包括与门、或门等基本逻辑单元，与或非、或与非等组合逻辑单元，还包括锁存器和触发器等时序逻辑单元。本实施例中，以顶层模块包括三个底层子模块的电路为例对如何获得底层子模块的总绕线数和总面积进行详细的说明。如图5所示的门级网表是通过逻辑综合工具DesignComplier综合后获取的，DesignComplier在综合时采用了保留层次的综合，因此，该门级网表中依然存在三个底层子模块。其中，每个底层子模块均包括4个逻辑器件，分别记为第一逻辑器件、第二逻辑器件、第三逻辑器件和第四逻辑器件，各个逻辑器件的连线如图5所示。如图2所示，每个底层子模块的总绕线数的获得包括如下步骤：S101，获取每个逻辑器件上与其他逻辑器件相连的输入端数量和输出端数量；如图5所示，第一逻辑器件的两个输入端分别与第四逻辑器件和第二逻辑器件相连接，输出端与第三逻辑器件相连接，因此，第一逻辑器件的输入端数量为2，输出端数量为1；第三逻辑器件的两个输入端分别与第一逻辑器件和第二逻辑器件相连接，输出端未与任何逻辑器件相连接，因此，第三逻辑器件的输入端数量为2，输出端数量为0。同理可得，第四逻辑器件的输入端数量为1，输出端数量为1；第二逻辑器件的输入端数量为2，输出端数量为1。S102，根据如下公式计算每个逻辑器件的独占连线数，Zi＝(Ni+Mi)/2本文档来自技高网...

【技术保护点】
1.一种芯片设计中定位绕线拥塞的方法，其特征在于，包括如下步骤：

【技术特征摘要】
1.一种芯片设计中定位绕线拥塞的方法，其特征在于，包括如下步骤：S1，获取门级网表，并获取所述门级网表中每个底层子模块的总绕线数和总面积；S2，根据每个底层子模块的总绕线数和总面积获得每个底层子模块的绕线拥塞度，并根据绕线拥塞度定位发生绕线拥塞的底层子模块。2.根据权利要求1所述的方法，其特征在于，在步骤S1中，每个底层子模块均包括若干个相连接的逻辑器件，底层子模块的总绕线数通过如下步骤获取：S101，获取每个逻辑器件上与其他逻辑器件相连的输入端数量和输出端数量；S102，根据如下公式计算每个逻辑器件的独占连线数，Zi＝(Ni+Mi)/2其中，Ni为第i个逻辑器件的输入端数量，Mi为第i个逻辑器件的输出端数量，Zi表示第i个逻辑器件的独占连线数，i为大于0自然数；S103，将每个逻辑器件的独占连线数相加获得总绕线数。3.根据权利要求1所述的方法，其特征在于，所述绕线拥塞度包括第一绕线拥塞值和第二绕线拥塞值，所述第一绕线拥塞值为总绕线数与总面积的比值，所述第二绕线拥塞值为总绕线数，根据第一绕线拥塞值和第二绕线拥塞值的大小判断底层子模块是否存在绕线拥塞的风险。4.根据权利要求3所述的方法，其特征在于，当第一绕线拥塞值超过预设的第一拥塞阈值，且第二绕线拥塞值小于预设的第二拥塞阈值时，则该底层子模块不会存在绕线拥塞的风险；当第一绕线拥塞值未超过预设的第一拥塞阈值，且第二绕线拥塞值大于预设的第二拥塞阈值时，则该底层子模块不会存在绕线拥塞的风险；当第一绕线拥塞值超过预设的第一拥塞阈值且第二绕线拥塞值大于预设的第二拥塞阈值时，则该底层子模块存在绕线拥塞的风险。5.根据权利要求3所述的方法，其特征在于，所述第一拥塞阈值通过包括如下步骤获得：S201，将所有底层子模块对应的第一绕线拥塞值按照从大到小的顺序排列并去除最大值和最小值；S202，计...

【专利技术属性】
技术研发人员：段光生，许俊，唐飞，
申请(专利权)人：盛科网络苏州有限公司，
类型：发明
国别省市：江苏,32