一种降低快闪存储器比特错误率的方法技术

本发明专利技术公开了一种降低快闪存储器比特错误率的方法，包括闪存控制装置和多个闪存芯片，闪存控制装置通过总线连接多个闪存芯片，闪存控制装置内设有闪存指令控制装置和调整电压装置，闪存指令控制装置可以对闪存芯片写入、抹除和读取指令，调整电压装置可以调整闪存芯片电压，本发明专利技术提供一种方法依靠调整读取电压减少闪存错误比特率或减少闪存相邻页面之间的耦合效应。

【技术实现步骤摘要】
一种降低快闪存储器比特错误率的方法
本专利技术涉及闪存
，具体为一种降低快闪存储器比特错误率的方法。
技术介绍
闪存是一种非挥发性固态存储装置，可电擦除和重新写入，是一种特定类型的电可擦除可写入只读存储器（EEPROM）装置。传统的快闪存储器将单个信息存储在每个存储单元中，使得每个存储单元可以被编程以假设两种可能状态。传统的闪存，因此通常被称为单级单元（SLC）闪存或单个单元（SBC）闪存存储器。现代快闪存储器能够在每个存储单元中存储两个或多个信息位，使得每个存储单元可以被编程以假定有两种以上的可能状态。现代的闪存，因此通常被称为多级单元（MLC）闪存或多点单元（MBC）快闪存储器。在多级单元(MLC)闪存存储器中，不同状态的数据被写入到闪存的浮动闸。由于浮动闸的电荷具体地确定相应的阈值电压，因此可以根据其不同的阈值电压从多级单元闪速存储器读取数据。由于存储单元中的变化在制造、操作或根据其他因素，每个状态的阈值电压不是一个定值，而是一个范围。当读出闪存时，将电池的阈值电压与读取电压进行比较，以确定其状态。读取来自传统多级单元闪存的数据的读取电压是恒定的。然而在实践中，阈值电压分布可能偏移，在闪存已经受到预定数量的写入/擦除周期或预定的数据保留时间之后。此外，由于相邻页引起的耦合效应，分布可能充分扩大，使得相邻状态可能部分重叠。例如，具有读取电压阀值0的初始分布A在长时间不经过写入/擦除周期之后可能遭受保留问题，因此以新的读取电压阀值1向下漂移到移位分布B。此外移位分布B的相邻状态部分重叠，导致错误位。如果重叠的范围很大，纠错控制（ECC）可能无法纠正错误位。针对传统的MLC和SLC闪存可能导致读取错误由于耦合效应，出现需要提出了一些新的降低快闪存储器的比特错误率的方案。在上述的观点，这是本专利技术的一个目的是提供一种方法的为减少闪存错误比特率或减少闪存相邻页面之间的耦合效应。读取相邻页，如果相邻页是干扰页，则设置触发标记。至少两个不同的读取电压从相邻页读取数据至少两次。与原始页和相邻页相关联的阈值电压分布是根据读取数据和标志传送的。具体来说，阈值电压分布的最右边部分是转左，或阈值电压分布的左边部分转移向右根据读取的数据使用初始读取电压，读取数据使用向后读取电压，读取的数据使用了读取电压和旗帜。
技术实现思路
本专利技术的目的在于提供一种降低快闪存储器比特错误率的方法，以解决上述
技术介绍
中提出的问题。为实现上述目的，本专利技术提供如下技术方案：一种降低快闪存储器比特错误率的方法，包括闪存控制装置和多个闪存芯片，所述闪存控制装置通过总线连接多个闪存芯片，所述闪存控制装置内设有闪存指令控制装置和调整电压装置，所述闪存指令控制装置对闪存芯片写入、抹除和读取指令，所述调整电压装置调整闪存芯片电压。优选的，多个闪存芯片包括第一闪存芯片、第二闪存芯片、第三闪存芯片和第N闪存芯片，N为大于3的整数，所述闪存芯片内有1024个块，每个块有256个页，每个页有32个扇形组合而成。优选的，包括以下步骤：A、读取命令请求闪存；B、利用错误检查读取数据；如果阅读通过数据错误校验，则跳转步骤F；否则，找寻最佳读取闪存电压；C、之后再次读取闪存电压，使用搜索后的读取电压代替默认读取电压；D、如果通过数据错误检查，则跳转步骤F，否则跳转步骤E；E、耦合效应的消除；F、输出读取数据。优选的，所述步骤E的耦合效应的消除包括以下步骤：a、读取相邻页，如果相邻页是干扰页，则将标志设置为“1”或设置为触发；否则，将标志设置为“0”或设置不触发；b、使用两个不同的读取电压至少读取两个相邻页面的次数；c、根据所述页面读取数据和标志，读取页面；d、若读取成功，则结束流程；若未读取成功，则调整电压V值后跳转步骤b。与现有技术相比，本专利技术的有益效果是：本专利技术提供一种方法依靠调整读取电压减少闪存错误比特率或减少闪存相邻页面之间的耦合效应。附图说明图1为本专利技术整体结构示意图；图2为本专利技术流程图；图3为本专利技术耦合效应的消除流程图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。请参阅图1，本专利技术提供一种技术方案：一种降低快闪存储器比特错误率的方法，包括闪存控制装置1和多个闪存芯片，所述闪存控制装置1通过总线连接多个闪存芯片，所述闪存控制装置1内设有闪存指令控制装置2和调整电压装置3，所述闪存指令控制装置2对闪存芯片写入、抹除和读取指令，所述调整电压装置3调整闪存芯片电压；多个闪存芯片包括第一闪存芯片4、第二闪存芯片5、第三闪存芯片6和第N闪存芯片，N为大于3的整数，所述闪存芯片内有1024个块，每个块有256个页，每个页有32个扇形组合而成。如图2所示，本专利技术中，一种降低快闪存储器比特错误率的方法，包括以下步骤：A、读取命令请求闪存；B、利用错误检查读取数据；如果阅读通过数据错误校验，则跳转步骤F；否则，找寻最佳读取闪存电压；C、之后再次读取闪存电压，使用搜索后的读取电压代替默认读取电压，这种新的读出电压可以用来解决由分布移位引起的问题；D、如果通过数据错误检查，则跳转步骤F，否则跳转步骤E；E、耦合效应的消除；F、输出读取数据。本专利技术中，步骤E的耦合效应的消除包括以下步骤：a、读取相邻页，如果相邻页是干扰页，则将标志设置为“1”或设置为触发；否则，将标志设置为“0”或设置不触发；例如，对于一个三级单元闪存，如果相邻页已被组（或页）编程，则将标志设置为“1”，反之亦然；b、使用两个不同的读取电压至少读取两个相邻页面的次数；c、根据所述页面读取数据和标志，读取页面；d、若读取成功，则结束流程；若未读取成功，则调整电压V值后跳转步骤b。综上所述，本专利技术提供一种方法依靠调整读取电压减少闪存错误比特率或减少闪存相邻页面之间的耦合效应。尽管已经示出和描述了本专利技术的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本专利技术的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本专利技术的范围由所附权利要求及其等同物限定。本文档来自技高网...

【技术保护点】
一种降低快闪存储器比特错误率的方法，其特征在于：包括闪存控制装置（1）和多个闪存芯片，所述闪存控制装置（1）通过总线连接多个闪存芯片，所述闪存控制装置（1）内设有闪存指令控制装置（2）和调整电压装置（3），所述闪存指令控制装置（2）对闪存芯片写入、抹除和读取指令，所述调整电压装置（3）调整闪存芯片电压。

【技术特征摘要】
1.一种降低快闪存储器比特错误率的方法，其特征在于：包括闪存控制装置（1）和多个闪存芯片，所述闪存控制装置（1）通过总线连接多个闪存芯片，所述闪存控制装置（1）内设有闪存指令控制装置（2）和调整电压装置（3），所述闪存指令控制装置（2）对闪存芯片写入、抹除和读取指令，所述调整电压装置（3）调整闪存芯片电压。2.根据权利要求1所述的一种降低快闪存储器比特错误率的方法，其特征在于：多个闪存芯片包括第一闪存芯片（4）、第二闪存芯片（5）、第三闪存芯片（6）和第N闪存芯片，N为大于3的整数，所述闪存芯片内有1024个块，每个块有256个页，每个页有32个扇形组合而成。3.根据权利要求1所述的一种降低快闪存储器比特错误率的方法，其特征在于：包括以下步骤：A、...

【专利技术属性】
技术研发人员：许豪江，李庭育，魏智汎，黄中柱，
申请(专利权)人：江苏华存电子科技有限公司，
类型：发明
国别省市：江苏,32