低功率双纠错－三检错(DEB-TED)解码器制造技术

检错和纠错解码装置根据数据输入是包含单比特差错还是多比特差错来执行单纠错－双检错(SEC‑DED)或双纠错－三检错(DEC‑TED)，以在单比特差错的情况下降低功耗和等待时间，而在多比特差错的情况下提供强大的纠错。

【技术实现步骤摘要】
【国外来华专利技术】低功率双纠错－三检错(DEB-TED)解码器公开领域本文描述的各种实施例涉及纠错，尤其涉及单比特和多比特纠错。
技术介绍
已设计出各种方案用于在数字装置和设备(诸如，存储器)中的检错和纠错。在存储器设备中的纠错领域中，可分别执行检错和纠错。例如，已设计出诸如单纠错－双检错(SEC-DED)等的方案，SEC-DED方案将允许在检测到双比特差错的情况下纠正单比特差错。然而，在多比特差错的情况下，常规SEC-DED方案可能不足以缓解这些差错。已设计出更强大的检错和纠错方案来解决多比特差错的问题。例如，已设计出诸如双纠错－三检错(DEC-TED)等的方案，DEC-TED方案将提供比常规SEC-DED方案更强大的纠错能力()。但是，通常DEC-TED所需的电路系统的面积要比SEC-DED所需的面积大得多。而且，相比于常规SEC-DED电路系统，常规DEC-TED电路系统通常消耗更多的功率，并且导致更长的等待时间或时间延迟。例如，当利用DEC-TED电路系统来纠正单个差错时，功耗和时间延迟将比SEC-DED电路系统大得多。此外，当输入因在差错位置解码中的无效转变而改变时，实现用于单比特或多比特纠错的纠错码的纯组合电路通常消耗大量的动态功率。特别是对于在低功率集成电路器件(诸如，低功率存储器芯片)中的多比特检错和纠错来说，减少检错和纠错所需的功耗量是期望的。概述本公开的示例性实施例涉及存储器中具有降低的功耗的双纠错的装置和方法。在一实施例中，提供了一种检错和纠错装置，该检错和纠错装置包括：单差错位置解码器，其被配置为定位在输入数据中的单差错；双差错位置解码器，其被配置为定位在输入数据中的双差错；以及纠错器，其被耦合到单差错位置解码器和双差错位置解码器以生成经纠正的输出数据。在另一实施例中，提供了一种检错和纠错装置，该检错和纠错装置包括：用于单差错位置解码以定位输入数据中的单差错的装置；用于双差错位置解码以定位输入数据中的双差错的装置；以及用于基于单差错和双差错来纠错以生成经纠正的输出数据的装置。在另一实施例中，提供了一种检错和纠错装置，该检错和纠错装置包括：被配置为定位在输入数据中的单差错的逻辑；被配置为定位在输入数据中的双差错的逻辑；以及被配置为基于单差错和双差错来生成经纠正的输出数据的逻辑。在又一实施例中，提供了一种存储器，该存储器包括：存储器单元；以及检错和纠错装置，其被耦合以接收来自存储器单元的输入数据并且将经纠正的输出数据传送到存储器单元，该检错和纠错装置包括：单差错位置解码器，其被配置为定位输入数据中的单差错；双差错位置解码器，其被配置为定位输入数据中的双差错；以及纠错器，其被耦合到单差错位置解码器和双差错位置解码器以生成经纠正的输出数据。附图简述给出附图以帮助对本公开的各实施例进行描述，且提供附图仅用于解说各实施例而非对其进行限定。图1是解说检错和纠错装置的实施例的框图。图2是解说具有触发器和定时控制器的检错和纠错装置的另一实施例的框图。图3是解说作为图2的纠错和解码装置的实施例中将延迟线作为定时控制器的实施例的框图。图4是解说具有触发器、定时控制器、分开的单纠错(SEC)和双纠错(DEC)差错位置解码器、复用器和标志生成器的检错和纠错装置的又一个实施例的框图。图5是解说具有被配置为执行检错和纠错功能的逻辑的检错和纠错装置的实施例的框图。图6是解说其中可实现检错和纠错装置的存储器设备的实施例的框图。详细描述在以下针对特定实施例的描述和有关附图中描述了本公开的各方面。可以设计出替换实施例而不会脱离本公开的范围。另外，众所周知的要素将不被详细描述或将被省去以免混淆本公开的相关细节。措辞“示例性”在本文中用于表示“用作示例、实例、或解说”。本文中描述为“示例性”的任何实施例不必被解释为优于或胜过其他实施例。同样，术语“实施例”并不要求所有实施例都包括所讨论的特征、优点、或操作模式。本文所使用的术语仅出于描述特定实施例的目的，而并不旨在对各实施例进行限定。如本文所使用的，单数形式的“一”、“某”和“该”旨在也包括复数形式，除非上下文另有明确指示。将进一步理解，术语“包括”、“具有”、“包含”或“含有”在本文中使用时指明所陈述的特征、整数、步骤、操作、要素、和/或组件的存在，但并不排除一个或多个其他特征、整数、步骤、操作、要素、组件或其群组的存在或添加。此外，要理解，单词“或”与布尔运算符“OR(或)”具有相同含义，即它涵盖了“任一者”以及“两者”的可能性并且不限于“异或”(“XOR”)，除非另外明确声明。”还要理解，两个毗邻单词之间的符号“/”具有与“或”相同的意思，除非另外明确声明。另外，除非另外明确声明，否则诸如“连接到”、“耦合到”或“处于通信”之类的短语并不限于直接连接。此外，许多实施例是根据将由例如计算设备的元件执行的动作序列来描述的。将认识到，本文中所描述的各动作可以由特定电路来执行，例如，中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)，或者各种其他类型的通用目的或专门目的的处理器或电路，由可以由一个或多个处理器执行的程序指令执行，或由两个结合来执行。另外，本文描述的这些动作序列可被认为是完全体现在任何形式的计算机可读存储介质内，该计算机可读存储介质内存储有一经执行就将使相关联的处理器执行本文所描述的功能性的对应计算机指令集。由此，本公开的各个方面可以用数种不同形式来体现，所有这些形式都已被构想为落在所要求保护的主题内容的范围内。另外，对于本文描述的每个实施例，任何此类实施例的对应形式可在本文中被描述为例如“被配置成执行所描述的动作的逻辑”。图1是解说具有数据输入(数据比特_输入)102、差错校验输入(校验比特_输入)104和经纠正的数据输出(数据比特_输出)106的检错和纠错装置100的实施例的框图。此纠错码解码器可在用于纠正数据差错的各种数字装置或设备中实现，例如在存储器设备(诸如，自旋转移矩磁性随机存取存储器(STT-MRAM))中。应理解，本领域的技术人员也可将根据本公开的实施例的纠错码解码器用于各种其他装置或设备中。参照图1，检错和纠错装置100包括校正子生成器108，其被配置为接收数据输入(数据比特_输入)102和差错校验输入(校验比特_输入)104。在一实施例中，校正子生成器108能够响应于数据输入(数据比特_输入)102和差错校验输入(校验比特_输入)104生成第一矢量信号输出(S0)、第二矢量信号输出(S1)和第三矢量信号输出(S3)。在一实施例中，校正子生成器108包括奇偶校验矩阵解码器，而差错校验输入(校验比特_输入)104包括奇偶校验比特输入。此校正子生成器108可通过使用许多已知的纠错码(ECC)中的一者来构造。在一实施例中，奇偶校验矩阵解码器可包括基于XOR(异或)树的奇偶校验矩阵解码器。例如，校正子生成器108可通过实现ECC(诸如双纠错－三检错(DEC-TED)博斯－乔赫里－黑姆(BCH)码)来构造，其中α是伽罗华域GF(2n)中的原语元素：由上述奇偶校验矩阵生成的校正子可被分为三部分，S＝v·HT＝[v·1，v·H1T，v·H3T]＝[S0，S1，S3]在替换的实施例中，本文档来自技高网...

【技术保护点】
一种检错和纠错装置，包括：单差错位置解码器，其被配置为定位在输入数据中的单差错；双差错位置解码器，其被配置为定位在所述输入数据中的双差错；以及纠错器，其被耦合到所述单差错位置解码器和所述双差错位置解码器以生成经纠正的输出数据。

【技术特征摘要】
【国外来华专利技术】2015.09.14 US 14/852,9881.一种检错和纠错装置，包括：单差错位置解码器，其被配置为定位在输入数据中的单差错；双差错位置解码器，其被配置为定位在所述输入数据中的双差错；以及纠错器，其被耦合到所述单差错位置解码器和所述双差错位置解码器以生成经纠正的输出数据。2.如权利要求1所述的装置，其特征在于，进一步包括：校正子生成器，其被配置为接收所述输入数据并且基于所述输入数据来生成第一矢量信号输出和一个或多个附加矢量信号输出；以及控制器，其被配置为接收所述第一矢量信号输出和所述一个或多个附加矢量信号输出，并且基于所述第一矢量信号输出和所述一个或多个附加矢量信号输出来生成单纠错输出和双纠错输出，其中所述单差错位置解码器被配置为接收所述单纠错输出并且生成单差错位置解码器输出；以及其中所述双差错位置解码器被配置为接收所述双纠错输出并且生成双差错位置解码器输出。3.如权利要求2所述的装置，其特征在于，所述校正子生成器包括奇偶校验矩阵解码器。4.如权利要求3所述的装置，其特征在于，所述奇偶校验矩阵解码器可包括基于XOR树的奇偶校验矩阵解码器。5.如权利要求2所述的装置，其特征在于，进一步包括双检错器，其被配置为从所述校正子生成器接收所述第一矢量信号输出和所述一个或多个附加矢量信号输出。6.如权利要求5所述的装置，其特征在于，所述双检错器被配置为基于所述第一矢量信号输出和所述一个或多个附加矢量信号输出中的两者或更多者来生成双检错输出。7.如权利要求6所述的装置，其特征在于，进一步包括标志生成器，其被配置为从所述双检错器接收所述双检错输出和从所述校正子生成器接收所述第一矢量信号输出，并且基于所述双检错输出和所述第一矢量信号输出来生成差错标志。8.如权利要求6所述的装置，其特征在于，进一步包括复用器，其包括：第一输入，其被耦合到所述单差错位置解码器输出；以及第二输入，其被耦合到所述双差错位置解码器输出。9.如权利要求8所述的装置，其特征在于，所述复用器进一步包括：控制输入，其被配置为接收所述双检错输出；以及输出，其被配置为基于所述控制输入来输出所述单差错位置解码器输出或所述双差错位置解码器输出。10.如权利要求9所述的装置，其特征在于，进一步包括纠错器，包括：输入，其被配置为接收所述输入数据；差错位置解码器输入，其被耦合到所述复用器的输出；以及输出，其被配置为基于所述输入数据和所述差错位置解码器输入来输出所述经纠正的输出数据。11.如权利要求2所述的装置，其特征在于，进一步包括：定时控制器，其具有控制输入和控制输出；第一触发器，其包括被耦合以接收所述单纠错输出的输入，被耦合到所述定时控制器的控制输出的翻转输入，以及被配置为输出第一经递送校正子输出的输出；以及第二触发器，其包括被耦合以接收所述双纠错输出的输入，被耦合到所述定时控制器的控制输出的翻转输入，以及被配置为输出第二经递送校正子输出的输出。12.如权利要求11所述的装置，其特征在于，所述定时控制器包括延迟单元。13.如权利要求12所述的装置，其特征在于，所述延迟单元包括一个或多个逻辑门。14.如权利要求13所述的装置，其特征在于，所述延迟单元进一步包括一个或多个缓冲器。15.如权利要求10所述的装置，其特征在于，所述第一触发器包括第一正边沿触发的触发器，并且其中所述第二触发器包括第二正边沿触发的触发器。16.一种检错和纠错设备，包括：用于单差错位置解码以定位在输入数据中的单差错的装置；用于双差错位置解码以定位在所述输入数据中的双差错的装置；以及用于纠错以基于所述单差错和所述双差错来生成经纠正的输出数据的装置。17.如权利要求16所述的装备，其特征在于，进一步包括：用于生成校正子的装置，其中用于生成所述校正子的装置被配置为接收所述输入数据，并且基于所述输入数据来输出第一矢量信号输出和一个或多个附加矢量信号输出；以及用于生成单纠错输出和双纠错输出的装置，其中用于生成单纠错输出和双纠错输出的装置被配置为接收所述第一矢量信号输出和所述一个或多个附加矢量信号输出，并且基于所述第一矢量信号输出和所述一个或多个附加矢量信号输出来生成单纠错输出和双纠错输出，其中用于单差错位置解码的装置被配置为接收所述单纠错输出并且输出单差错位置解码器输出；以及其中用于双差错位置解码的装置被配置为接收所述双纠错输出并且输出双差错位置解码器输出。18.如权利要求17所述的装备，其特征在于，用于生成所述校正子...

【专利技术属性】
技术研发人员：SO·郑，S·崔，B·K·宋，T·那，J·金，J·P·金，S·金，T·金，S·H·康，
申请(专利权)人：高通股份有限公司，延世大学校产学协力团，
类型：发明
国别省市：美国,US